当前位置: 首页> 汽车> 时评 > Xilinx FPGA 管脚的默认电平配置方法 XDC约束

Xilinx FPGA 管脚的默认电平配置方法 XDC约束

时间:2025/7/9 6:16:48来源:https://blog.csdn.net/qq_36666115/article/details/139393523 浏览次数: 0次

目录

  • 未使用的引脚,XDC约束
  • 其他已使用的引脚,XDC约束

未使用的引脚,XDC约束

set_property BITSTREAM.CONFIG.UNUSEDPIN PULLDOWN [current_design]
set_property BITSTREAM.CONFIG.UNUSEDPIN PULLUP [current_design]
set_property BITSTREAM.CONFIG.UNUSEDPIN PULLNONE [current_design]

其他已使用的引脚,XDC约束

set_property PULLDOWN true [get_ports RF28V_EN]
set_property PULLDOWN true [get_ports RF5V_EN]
set_property PULLUP true [get_ports LNA_EN]
set_property PULLDOWN true [get_ports PA_EN]
set_property PULLDOWN true [get_ports bypass_EN]
set_property PULLDOWN true [get_ports C1]
set_property PULLDOWN true [get_ports C2]
set_property PULLDOWN true [get_ports C3]
set_property PULLDOWN true [get_ports C4]
关键字:Xilinx FPGA 管脚的默认电平配置方法 XDC约束

版权声明:

本网仅为发布的内容提供存储空间,不对发表、转载的内容提供任何形式的保证。凡本网注明“来源:XXX网络”的作品,均转载自其它媒体,著作权归作者所有,商业转载请联系作者获得授权,非商业转载请注明出处。

我们尊重并感谢每一位作者,均已注明文章来源和作者。如因作品内容、版权或其它问题,请及时与我们联系,联系邮箱:809451989@qq.com,投稿邮箱:809451989@qq.com

责任编辑: