香山处理器 XSNoCTop 片上网络深度解析CHI 互联、异步时钟与低功耗设计【免费下载链接】XiangShanOpen-source high-performance RISC-V processor项目地址: https://gitcode.com/GitHub_Trending/xia/XiangShan香山XiangShan开源 RISC-V 处理器的 XSNoCTop 片上网络把核 L2打包成一个带 CHI 一致性接口的标准接入单元让核心可以像即插即用模块一样挂上多核系统。本文从模块定位、设计动机、低功耗机制讲到仿真验证帮你把香山处理器互联架构中最容易被忽视的一环讲透。核内流水线、缓存体系打磨得再漂亮放进真实 SoC 还要过三关访问 L3 与内存、和其他核保持缓存一致性、在空闲时把功耗压下去。这三件事都属于核外互联而香山的解法就是 XSNoCTop——一个把香山核与其私有的 L2 封装成 CHI 接口的 NoC 接入顶层。XSNoCTop 是什么一个核 L2的 NoC 接入单元先给结论XSNoCTop 不是整个片上网络而是单核粒度的 NoC 接入顶层。多核系统里复制多份共享 NoC 侧的 L3 与一致性目录。顶层类在 XSNoCTop.scala通过多个 trait 拼装而成组成职责源码位置核 L2XSTileWrap实例香山核与私有 L2XSTileWrap.scalaCHI 端口对外唯一的一致性数据通路HasXSTileCHIImp异步桥核域与 NoC 域之间的 CHI flit 跨域转发CHIAsyncBridgeSinkSeperateBus按配置生成 TileLink 或 AXI 辅助口HasSeperatedBusOptIMSIC 总线AIA 架构的每核 MSI 中断注入HasIMSIC低功耗状态机7 状态电源握手 WFI 时钟门控HasCoreLowPowerImp模块在 SoC 时钟域工作但对外引出noc_clock、soc_clock、clint_clock三组时钟/复位输入——这是理解后面两章的伏笔。弄清了模块边界下一个问题是核与 NoC 之间为什么选 CHI 而不是更常见的 TileLink 或 AXI为什么选 CHI 协议做多核一致性互联一句话CHI 把窥探做成了专用通道让一致性判定可以集中放在 NoC 侧。CHICoherent Hub Interface是 AMBA 5 里面向缓存一致性的协议。它对外的通道划分非常规整香山的取舍很明确核内只维护本核 L1/L2 的缓存状态一致性判定集中在 NoC 的 L3 侧。L3 需要别的核让出数据时通过 snp 通道发窥探核响应后交回数据。这样每加一个核只是多接一路 CHI 端口核内代码不用为第 N 个邻居做任何改动——多核一致性在这里变成了纯拓扑问题。横向对比一下三条路线协议一致性能力通道特征香山的用法CHI协议原生支持有专用 snp 通道与明确状态机req / snp / rsp / dat 四通道并行核与 L3 之间唯一的数据通路TileLink有一致性扩展但通道复用度高多通道复用辅助设备总线AXI无原生一致性机制五通道外设、SoC 侧接口CHI 的通道化还带来一个工程上的好处snoop 流量与数据流量互不阻塞L3 目录忙的时候不会卡死普通读写——这对 RISC-V 多核一致性场景的吞吐很关键。此外 CHI 也是跨芯片互联的常见选择同一套接口未来复用到 chiplet 场景没有协议障碍。CHI 定了数据面还差一个问题没交代核的频率和 NoC 的频率凭什么不一样异步时钟域核频与 NoC 频解耦结论先行XSNoCTop 允许核与 NoC 跑在不同时钟域边界处放一座异步桥让两边各自取最优频率。HasAsyncClockImp把noc_clock/soc_clock/clint_clock三组时钟都做成顶层输入只有配置开启EnableCHIAsyncBridge时 noc 组才出现见 YamlParser.scala异步 FIFO 深度与同步级数可配。核侧 CHI 接口的跨域逻辑在HasXSTileCHIImp里核心就几行socParams.EnableCHIAsyncBridge match { case Some(param) withClockAndReset(noc_clock.get, noc_reset_sync.get) { val time_sink Module(new CHIAsyncBridgeSink(param)) time_sink.io.async core_with_l2.module.io.chi io_chi time_sink.io.deq } case None io_chi core_with_l2.module.io.chi }没开异步桥时直通开启后CHIAsyncBridgeSink在 noc 时钟域内完成 CHI flit 的跨域转发。这么做的收益和代价都很具体核可以跑满频NoC 按 L3 与 DDR 的压力定频两边独立优化跨域握手引入 2~3 拍延迟复位也要走同步器——换来的是频率解耦NoC 侧还能单独验证、单独降频调试时把问题面切小。时钟分家解决了快慢搭配下一题更实际核空闲时怎么把电省下来还能随时被叫醒低功耗状态机从空闲到断电的七步握手先看全貌。核心低功耗状态机共 7 个状态全部信号跨域后用 3 级同步器对齐逻辑清晰到可以白板手推每个状态都在干一件确定性的事L2 先刷干净保证不丢脏数据核进 WFI 后退出一致性syscoreq撤销、syscoack确认再通过 QREQ/QACTIVE 握手拿到 SoC 侧的确认。最后cpu_no_op : lpState sPOFFREQ把可以断电的信号交给 SoC 电源管理——核真正静默之前SoC 不会收到断电许可。状态机管深度睡眠还有个更日常的省电手段WFI 期间直接把核时钟停掉。WFI 时钟门控空闲不跑拍唤醒不过夜核执行 WFI 后XSNoCTop 会门控核 L2 的时钟只有复位、中断或 CHI snoop 能把它叫醒val intSrc Cat(msip, mtip, meip, seip, nmi_31, nmi_43, debugIntr, msi_info_vld) wfiState : withClockAndReset(clock, cpuReset_sync){WfiStateNext(wfiState, isWFI, isNormal, flitpend, false.B)} wfiGateClock : (wfiState sGCLOCK)唤醒条件的收集分三类本地中断MSI/定时器/PLIC 的 M 与 S 级、NMI 与调试请求、MSI 注入门外加 CHI 接收通道的flitpend——别的核一发出窥探flitpend立刻有效核随即恢复时钟。整条唤醒路径是组合逻辑判断加 3 级同步器没有状态机绕路所以叫醒延迟只取决于同步器深度。这个机制由WFIClockGate参数使能跑 Linux 时大量进程睡眠实际收益比状态机断电更常见。低功耗讲完最后两个问题是还兼容什么协议和怎么证明它是对的。总线兼容与中断路由让 XSNoCTop 适应不同 SoC 集成方式XSNoCTop 的辅助总线按SeperateBus配置三选一TileLink、AXI 或禁用。选 AXI 时内部从 TileLink 转过去中间挂上缓冲与 ID 收敛8 位 ID 压到 3 位地址范围由SeperateBusRanges参数化——同一份代码SoC 集成方按自己的外设生态选接口形态。中断这边IMSIC 按核各配一个imsic_bus_top实例外部设备中断走 APLIC 路由后由 IMSIC 以 MSI 形式直接注入对应 hart还带了 TEE 侧隔离通道CLINT 的时间戳在开启异步桥时同样走异步 FIFO 跨域。另外HasTraceIO把 RISC-V Trace 的 retire 组信息指令地址、类型、条数等原样引出到 SoC 侧编码器XSNoCDiffTop则在此之上接 difftest 的性能计数与日志接口——观测面不需要动核内部。接口和机制都摆上了台面接下来该说说怎么验证、往哪里演进。如何验证与上手以及演进方向验证路径按成本从低到高排RTL 仿真XSNoCTop 可以独立生成 Verilog接 CHI 仿真环境单独跑difftest 对拍difftest 模式下XSNoCDiffTop暴露参考模型接口逐拍比对核行为XSNoCDiffTopChecker生成的双核 checker 挂在 CI 里防单核与多核接线漂移FPGA 上机FPGA 平台编译后直接部署跑 Linux用真实 OS 负载去压 WFI 门控和低频 NoC 场景。演进方向其实都藏在今天的接口里noc 时钟域独立意味着核频与 L3 频可以分开优化异步桥深度、CHI NodeID 位宽都是参数拓扑变大时只改配置不改结构CHI 是开放标准chiplet 互联可以直接复用同一套握手。而当多核规模继续上去L3 的目录组织与 snoop 调度会成为下一个瓶颈——这部分由 XSCache 独立仓库承担。下期我们走进 XSCache看 L3 的组织方式和核间 snoop 的完整路径。【免费下载链接】XiangShanOpen-source high-performance RISC-V processor项目地址: https://gitcode.com/GitHub_Trending/xia/XiangShan创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考