模拟混合信号电路BIST与可测性设计副标题：ADC/DAC/PLL BIST与模拟可测性架构随着 SoC 集成度从纯数字向"数字+模拟混合信号"深度演进，单颗芯片上往往集成了多通道高精度 ADC、DAC、PLL、LDO、Bandgap、PHY 等数十个模拟混合信号 IP。这些 IP 的测试与传统数字扫描测试在方法论上几乎完全不同：数字测试依赖 ATPG 向量与扫描链结构化访问，而模拟测试依赖精密激励源、参考源与高速采样电路，依赖直方图、正弦拟合、FFT 等信号处理算法提取 INL/DNL/SNDR/THD 等参数化指标。模拟 IP 的测试成本通常占整芯片测试成本的 50%~80%，是量产良率与测试机时成本的"重灾区"。BIST（Built-In Self-Test，内建自测试）与可测性设计（DFT）因此成为模拟混合信号领域的关键工程实践：它把精密激励源、采样阵列、计算引擎搬到片上，让芯片"自己测自己"，从而摆脱对昂贵 ATE 仪器通道的依赖。本文系统讲解 ADC/DAC/PLL BIST 原理、模拟测试总线与 IEEE 1149.4 标准、主流工具（Synopsys TestMAX AMS、Siemens Tessent AnalogBIST、Cadence Modus AMS/ADBIST）的实战流程、Verilog/Verilog-A 代码案例与常见调试问题，帮助 IC 测试工程师构建覆盖模拟 IP 全链路的可测性方案。一、模拟混合信号测试概述1.1 模拟测试的本质难点模拟混合信号测试与数字测试的根本差