大模型与高性能计算对内存带宽的需求几乎没有上限HBMHigh Bandwidth Memory高带宽内存也因此成为近两年半导体行业最热门的话题之一。当行业目光从“堆叠层数”转向“封装互连”时SK 海力士披露的下一代 HBM 先进封装技术路线就显得格外关键——尤其是引入英特尔 EMIB 这一信号背后并不只是“用谁家的桥接片”这么简单而是存储原厂、逻辑代工厂、封装生态之间的一次深度博弈。这篇文章会从 HBM 的基本结构讲起拆解 EMIB 与硅中介层方案的本质区别分析 SK 海力士下一代 HBM 技术布局的原因与影响最后站在工程师视角给出可执行的学习方向和工程关注点。无论你是做 AI 芯片、异构集成还是正在了解先进封装产业链这篇文章都应该能帮你把零散信息串成一条完整的技术逻辑线。1. HBM 与先进封装为什么一次封装技术披露值得关注1.1 HBM 在高性能计算中的定位HBM 是一种基于 3D 堆叠的高带宽内存技术。它通过 TSVThrough-Silicon Via硅通孔把多层 DRAM 芯片垂直堆叠在一起再借助先进封装方式与 GPU、AI 加速器或 CPU 集成到同一个封装体内。相比传统 DDR 内存HBM 的优势在于带宽极高单颗 HBM 堆栈的带宽可以达到数百 GB/s 甚至 TB/s 级别。能效比更好同等带宽下HBM 的功耗远低于 DDR 方案。占用面积小通过垂直堆叠节省了 PCB 平面空间。正因如此英伟达、AMD、英特尔等厂商的旗舰 AI 芯片几乎都采用 HBM 作为主内存。尤其是 LLM 推理训练场景模型参数和中间激活值需要被极高频率地访问HBM 几乎成了唯一现实选择。1.2 HBM 封装的核心链路需要理解的是HBM 本身不是单独一颗芯片在跑它必须和逻辑芯片GPU/ASIC封装在一起。这里面最关键的一环就是 2.5D 封装。一个典型的 HBM 封装链路大致如下最底层是有机基板Substrate。基板之上是硅中介层Si Interposer或嵌入式桥接片EMIB。中介层/桥接片上方左侧放置逻辑芯片右侧放置 HBM 堆栈。逻辑芯片与 HBM 之间通过微凸块Micro Bump和中介层内的金属走线互连。所以HBM 的性能上限不仅取决于 DRAM 本身还取决于封装互连的密度、线宽、信号完整性和热机械可靠性。1.3 为什么“下一代 HBM”会卡在封装环节HBM 每一代迭代都在做三件事提高堆叠层数从 8 层到 12 层再到 16 层。提高单引脚数据速率从 4.8Gbps 到 6.4Gbps 甚至更高。提高 IO 位宽从 1024-bit 走向 2048-bit。其中 IO 位宽翻倍意味着互连数量大幅增加对封装技术提出了更高的要求。TSV 密度、微凸块间距、中介层走线精度、基板翘曲控制任何一个环节跟不上都会影响最终良率和性能。这也正是 SK 海力士这类存储原厂开始深度介入封装技术选择的原因——封装已经不是后端工序而是决定 HBM 世代竞争力的核心变量。2. SK 海力士下一代 HBM 的技术演进2.1 SK 海力士 HBM 产品路线回顾SK 海力士是 HBM 市场的头部供应商其产品路线基本代表了行业的迭代节奏HBM2E8 层堆叠单堆栈带宽约 460GB/s 左右。HBM3引入更多 Bank 组带宽提升到 819GB/s 级别。HBM3E通过优化电气特性把单堆栈带宽推高到 1.2TB/s 左右。HBM4被普遍视为下一代重大节点规划中可能将 IO 位宽从 1024-bit 提升到 2048-bit并引入更先进的逻辑基础裸片。从公开信息看SK 海力士的 HBM3E 已经在英伟达 H200、B200 等加速卡上批量出货。下一步的 HBM4 则需要在堆叠结构、基础裸片工艺、封装互连方式上同时做革新。2.2 下一代 HBM 的三大变化方向综合行业公开信息下一代 HBM 主要有三个变化方向第一个变化是 16 层堆叠。从 12 层提升到 16 层意味着单个堆栈的容量可以扩大到 48GB 甚至更高。但堆叠层数增加会带来更严重的翘曲和散热问题对封装的机械可靠性要求更高。第二个变化是基础裸片Base Die采用更先进的逻辑工艺。传统 HBM 的基础裸片主要负责 IO 缓冲和 TSV 转接设计相对简单。到了 HBM4 时代基础裸片可能需要集成更多控制逻辑和高速接口电路因此可能采用逻辑代工厂的先进工艺制造。这也是 SK 海力士与台积电合作的原因之一。第三个变化是封装互连方式从单纯的“硅中介层 微凸块”走向更多元的选择。这里就涉及本文重点——EMIB。2.3 引入英特尔 EMIB 的传言、事实与动机目前关于 SK 海力士引入英特尔 EMIB 的消息更多来自行业媒体和分析机构的报道尚未看到 SK 海力士官方完整的技术白皮书。从技术逻辑上看这一动作是合理的。为什么 SK 海力士要引入 EMIB可以从三个角度理解供应链多元化。当前高端 AI 芯片封装高度依赖台积电 CoWoS 产能SK 海力士如果能在 HBM 封装中引入基于有机基板的 EMIB 方案就可以减少对单一封装产能的依赖提升议价能力和供应稳定性。成本分摊。EMIB 不需要完整的大面积硅中介层而是把局部硅桥嵌入有机基板中理论上在大尺寸封装中成本更低、良率压力更小。对于 HBM 这种需要高密度逻辑互连、但对全局互连密度要求不如 GPU 内部那么极端的场景EMIB 有性价比优势。技术互补。一个典型的 2.5D 封装不一定只能选一种方案。GPU 核心区域使用高密度的硅桥或硅中介层HBM 与逻辑芯片之间使用局部桥接这种混合策略可能成为后续高端封装的主流。需要强调的是技术引入从披露到量产需要时间。HBM4 的具体封装方案可能不止一种不同客户、不同产品线可能采用不同组合。最终方案以 SK 海力士官方发布和 JEDEC 标准为准本文分析的是技术方向和工程逻辑。3. EMIB 技术拆解3.1 EMIB 的基本原理EMIB 的全称是 Embedded Multi-die Interconnect Bridge直译为“嵌入式多芯片互连桥”。它的核心思路是不再使用一整块覆盖所有芯片的硅中介层而是在有机基板内部嵌入一块或多块小型硅桥片。这些硅桥片只覆盖需要高密度互连的相邻芯片边缘区域芯片之间的信号经过微凸块进入硅桥再从硅桥另一侧引出绕过了大面积中介层的成本和良率问题。用一个简单的结构示意来表示┌──────────────────────┐ ┌──────────────────────┐ │ GPU / ASIC │ │ HBM 堆栈 │ │ 逻辑芯片裸片 │ │ Base Die Core Die │ └──────────┬───────────┘ └──────────┬───────────┘ │ Micro Bump │ Micro Bump └──────────────┬───────────────┘ ↓ ┌───────────────┐ │ EMIB 硅桥 │ ← 嵌入有机基板内部 └───────────────┘和完整硅中介层方案相比EMIB 不需要在整块中介层上制作走线硅桥只出现在需要高密度信号互连的局部区域其余区域仍使用相对便宜的有机基板走线。3.2 EMIB 与硅中介层的差异我经常看到有人把 EMIB 和 CoWoS 直接对立起来其实它们解决的瓶颈层级不太一样。行业里经常说的 CoWoSChip-on-Wafer-on-Substrate是台积电主推的 2.5D 封装方案核心特征是用一块大面积硅中介层作为所有芯片的共同互连底座。两者对比如下对比维度EMIB 方案硅中介层方案如 CoWoS互连介质嵌入基板内的局部硅桥覆盖芯片下方的大面积硅中介层制造方式硅桥单独制造嵌入基板在晶圆上制造完整中介层成本结构局部硅桥成本相对可控大面积硅片占用大成本高良率策略小桥良率更容易提升大中介层良率风险相对集中设计灵活性可按区域选择是否使用桥接需要整体规划 RDL 和 TSV典型代表英特尔、部分新方案台积电 CoWoS两者并不是谁完全取代谁的关系。CoWoS 更适合芯片间需要大量、高密度互连的超级芯片设计EMIB 则适合互连需求集中在局部区域、整体封装面积又很大的场景。3.3 EMIB 对 HBM 的意义把 EMIB 引入 HBM 封装最直接的好处是解决了 HBM 与逻辑芯片之间高带宽互连的局部密度问题。HBM4 把 IO 位宽提升到 2048-bit 后HBM 与逻辑芯片之间的物理连线数量会翻倍。传统做法是扩大中介层面积但这会显著增加成本和翘曲风险。而 EMIB 不需要把整块中介层做大只需要在 HBM 与逻辑芯片相邻的区域嵌入更高密度的硅桥就能满足互连需求。这对 SK 海力士和逻辑芯片客户来说意味着更大的设计自由度和更灵活的产能调度。4. 先进封装关键指标与对比4.1 影响 HBM 封装量产的核心指标HBM 封装不是实验室里的拼装游戏量产阶段必须同时满足多个约束下面几个指标尤为关键。第一个是互连密度。HBM4 的 2048-bit 接口意味着每个 HBM 堆栈需要数千条数据线微凸块间距Bump Pitch需要从目前的 40μm 量级向更小尺寸演进。越小的间距对光刻精度和焊接工艺要求越高。第二个是良率与成本。大面积硅中介层的良率是封装厂头疼的问题面积越大碰到缺陷的概率越高。EMIB 的优势在于把“大问题拆成小问题”每块硅桥面积小、良率容易控制这在中介层面积不断膨胀的背景下很有吸引力。第三个是翘曲控制。HBM 堆叠层数越多硅片厚度带来的机械应力越大。有机基板、硅桥、HBM 堆栈三者热膨胀系数不同温度循环下容易产生翘曲影响焊接可靠性和后续测试。第四个是散热能力。HBM 堆栈本身功耗不低加上逻辑芯片的功耗集中在同一封装区域内热量如何导出非常关键。封装方案必须预留足够的散热路径并保证热机械应力在设计范围内。4.2 主流 2.5D 封装方案对比方案厂商核心特征优势制约CoWoS-S台积电大面积硅中介层互连密度高生态成熟中介层面积大成本高CoWoS-L台积电硅桥 RDL 扇出兼顾局部高密度与整体面积设计复杂度高EMIB英特尔基板内嵌硅桥灵活、成本可控无大面积中介层桥接区域扩展需要精确对准InFO台积电无硅中介层RDL 走线成本低适合中密度互连互连密度低于硅桥方案从表格可以看出EMIB 本质上是“把硅中介层最值钱的部分留下来把不值钱的部分去掉”的优化思路。对于 HBM 这种互连热点集中在逻辑芯片和内存交界处的产品形态EMIB 的适用性很高。4.3 下一站混合键合与逻辑基板再往长远看HBM 封装还会走向混合键合Hybrid Bonding。混合键合不使用微凸块而是通过金属-介质直接键合实现极致的互连密度能够把凸块间距进一步缩小到 10μm 以下。这对 HBM 后续堆叠层数继续增加、带宽继续翻倍是必要的技术方向。同时基础裸片采用先进逻辑工艺后HBM 正在变得更像一个“带内存功能的系统级芯片”。SK 海力士与台积电、英特尔的合作本质上是把存储堆叠能力与逻辑代工能力、先进封装能力绑定在一起共同定义下一代内存产品的形态。5. 行业影响与产业链分析5.1 对存储原厂竞争格局的影响SK 海力士在 HBM 市场的主要竞争对手是三星电子和美光。HBM4 阶段的竞争焦点将不仅是 DRAM 颗粒本身还包括基础裸片的逻辑工艺能力和封装集成能力。如果 SK 海力士通过引入 EMIB 和台积电代工基础裸片建立起一套更灵活的封装体系它就能在 HBM 产品交付上提供更多样化的选择。这对于锁定英伟达等大客户非常关键。三星则可能更倾向于内部整合利用自己的代工和封装资源打通 HBM 生产全链路。两种路线哪种更优最后要看良率、成本和交付节奏。5.2 对英特尔与台积电封装生态的影响英特尔在先进封装领域长期被市场低估。EMIB 从发布到现在已经应用于多款产品技术上已经得到验证。如果 EMIB 能在 SK 海力士的 HBM 供应链中占据一席之地对英特尔来说是一次重要的生态破圈。对台积电而言短期影响有限因为 CoWoS 的需求依然旺盛。但长期来看EMIB 可能在高价值 2.5D 封装市场分走一部分份额特别是在那些不需要超大面积中介层的场景中。5.3 对设备和材料产业链的影响先进封装方案的选择直接影响设备和材料需求。EMPIB 方案需要高精度贴片机把硅桥嵌入基板时对位精度要求极高。有机基板厂商会受益于高密度基板需求增长。微凸块材料、底部填充胶Underfill、助焊剂等材料供应商也将迎来机会。如果混合键合成为下一代主流键合设备和 CMP化学机械抛光设备会进一步放量。5.4 对 AI 芯片设计的影响从 AI 芯片设计师的角度看HBM 的封装方案会影响芯片顶层的 DDR/存储控制器布局。引入 EMIB 后逻辑芯片与 HBM 的物理布线距离可能与传统 CoWoS 方案不同设计师需要在早期就与封装团队联合做前端规划和布线策略。同时多供应商封装方案也意味着“Pin to Pin”兼容性可能下降芯片设计时要注意留出足够的 I/O 布局余量。6. 常见理解误区与工程师关注点6.1 几个容易混淆的概念网络上关于 HBM 封装的讨论很多有几个误区值得澄清。误区一把 EMIB 当成“低配版 CoWoS”。实际上 EMIB 是思路差异不是等级差异。它在局部高密度互连上并不弱只是不会覆盖全局。误区二认为 SK 海力士会完全放弃硅中介层。HBM4 更可能是混合方案既有硅桥也可能保留中介层路径最终取决于客户需求。误区三把“披露下一代 HBM 引入 EMIB”等同于“HBM4 已量产”。从披露到落地还有很长的路包括基板良率、客户验证、可靠性测试等多个环节。6.2 从工程师视角看先进封装如果你不是专职封装工程师而是芯片设计或系统工程师至少需要关注以下几点与封装团队在布板阶段明确 HBM 与逻辑芯片的相对位置因为位置决定了桥接区域和信号绕线成本。关注封装参数如 Bump Pitch、RDL 线宽、TSV 直径对信号完整性的影响。在系统散热设计时把 HBM 堆栈的功耗和封装热阻纳进整体热仿真。做多供应商预案时提前验证不同封装方案下 HBM 控制器的时序适配能力。6.3 带宽计算的工程示例理解 HBM 带宽和封装位宽的关系是评估不同代际产品的基础。这里用一段简单的 Python 脚本演示理论带宽计算# HBM 理论带宽计算示例 def hbm_bandwidth(data_rate_gbps, io_width_bits, stacks): data_rate_gbps : 单引脚数据速率Gbps io_width_bits : 单堆栈 IO 位宽bit stacks : HBM 堆栈数量 total_bits_per_sec data_rate_gbps * io_width_bits * stacks return total_bits_per_sec / 8 # 转换为 GB/s # 示例单堆栈 1024-bit数据速率 4.8Gbps对应 HBM3 早期规格 bw_hbm3 hbm_bandwidth(4.8, 1024, 1) print(fHBM3 单堆栈理论带宽约: {bw_hbm3:.0f} GB/s) # 示例IO 位宽翻倍到 2048-bit数据速率提升到 6.4Gbps bw_hbm4 hbm_bandwidth(6.4, 2048, 1) print(fHBM4 方向单堆栈理论带宽约: {bw_hbm4:.0f} GB/s) # 示例四颗 HBM4 堆栈配合一个 GPU bw_system hbm_bandwidth(6.4, 2048, 4) print(f四颗 HBM4 堆栈总理论带宽约: {bw_system:.2f} TB/s)输出结果大致如下HBM3 单堆栈理论带宽约: 614 GB/s HBM4 方向单堆栈理论带宽约: 1638 GB/s 四颗 HBM4 堆栈总理论带宽约: 6.55 TB/s这只是一个理论值实际可用带宽还要考虑协议开销、刷新开销、读写转换效率等因素但它能帮助你快速建立对带宽数量级的直觉。7. 技术趋势总结与学习路线建议7.1 本文关键结论SK 海力士披露下一代 HBM 引入英特尔 EMIB表明先进封装正在从“代工厂的配套能力”变成“存储原厂的产品竞争力”。从技术层面看EMIB 与硅中介层各有适用场景未来高端封装大概率走向混合策略。从产业层面看存储原厂、逻辑代工厂、封装基板厂的关系将更加绑定和复杂。对开发者来说理解 HBM 与封装的关系是判断 AI 芯片性能和成本边界的重要能力。7.2 学习路线建议如果你打算深入先进封装和 HBM 方向可以参考下面几条路径先理解 2.5D/3D 封装基础概念TSV、Micro Bump、RDL、硅中介层、有机基板。再学习典型产品案例英伟达 A100/H100 的 CoWoS 封装、英特尔 Ponte Vecchio 的 EMIB 方案、AMD MI300 的混合封装。关注 JEDEC 标准中关于 HBM4 的定义更新了解接口位宽和信号速率变化。如果从事芯片设计建议补一下芯片-封装协同设计Co-Design的基本概念学会看封装设计规则。关注材料、设备、基板厂的最新动态它们往往比芯片原厂更早反映技术拐点。技术演进不会停在某一代产品上EMIB 之后还有混合键合、玻璃基板、光互连等方向保持对底层物理和制造工艺的敏感度是长期重要的竞争力。