1. 项目概述与核心价值在射频接收、软件无线电、医疗成像或者高端测试测量设备里高速模数转换器ADC往往是决定系统性能上限的那个“瓶颈”。从业十几年我经手过不少ADC选型和电路设计深知在百兆采样率这个档位工程师们面临的挑战不仅仅是选一个参数漂亮的芯片更是一场关于信号完整性、电源管理和数字接口的“综合战役”。今天要深入拆解的这颗TI的ADS61B23就是这场战役中一个非常经典且实用的“老兵”——一款12位分辨率、最高80MSPS采样率的流水线型ADC。为什么说它经典因为在很多对成本、功耗和性能需要平衡的中高速采集场景里比如通信基站的中频采样、雷达信号处理或者频谱分析仪ADS61B23的出现提供了一个相当稳健的解决方案。它不像一些更顶级的ADC那样追求极致的采样率或信噪比而是在80MSPS这个“甜点”频率上把架构做得很扎实尤其是其集成的DDR LVDS输出接口在十几年前就为工程师省去了外接串行器的麻烦直接与FPGA对接大大简化了系统设计。它的性能曲线特别是无杂散动态范围SFDR和信噪比SNR在不同输入频率、不同增益下的表现是评估其能否胜任你项目的关键。更难得的是其数据手册里提供了大量详尽的典型特性曲线和驱动电路参考只要吃透这些细节就能避开很多新手容易踩的“坑”。这篇文章我就结合自己的实际调试经验带你从管脚定义、驱动电路设计、时钟处理一直深入到LVDS接口配置和PCB布局要点把ADS61B23用透、用稳。2. 芯片架构与关键特性解析要驾驭一颗ADC不能只盯着采样率和位数必须理解其内部架构和由此衍生的外部需求。ADS61B23采用经典的流水线Pipeline架构这是一种在速度、精度和功耗之间取得很好平衡的结构。简单来说它将整个高精度的转换任务拆分成多个低精度的子级每级通常为1.5位或更多每级同时处理前一级的残差最后通过数字校正逻辑将各级结果组合起来。这种架构带来了9个时钟周期的固定数据延迟Latency在系统设计时尤其是需要做数字反馈或实时处理的环路里这个参数必须被考虑进去。2.1 核心性能指标解读数据手册中的典型特性图Typical Characteristics是芯片的“体检报告”我们必须会看。以在80MSPS、-1dBFS约1.8Vpp差分输入、内部参考电压、0dB增益的标准测试条件下为例动态性能在20MHz输入时其无杂散动态范围SFDR典型值可达81dBc信噪比SNR为70dBFS。这意味着在强信号旁边它能分辨出比主信号弱约1万分之一的杂散信号本底噪声也控制得不错。随着输入频率升高到100MHzSFDR仍能保持在81.3dBc的高位SNR轻微下降至69.6dBFS这说明其前端采样保持电路和缓冲器带宽足够高频性能没有明显恶化。增益调节的艺术ADS61B23提供了一个3.5dB的固定粗调增益Coarse Gain和0-6dB可编程的细调增益Fine Gain。这可不是简单的放大。从图14和图15可以看出启用3.5dB粗调增益后SFDR在高频段有明显提升尤其在100MHz时而SNR的损失非常小0.5dB。这背后的原理是增益调整实际上改变了ADC内部采样电容上的电荷分配比例优化了输入信号的摆幅与ADC量程的匹配从而改善了线性度。细调增益则以大约每1dB牺牲1dB SNR的代价来换取SFDR的进一步提升这给了我们一个灵活的权衡工具在输入信号幅度较小但需要极高动态范围时可以启用细调增益。电源与温度适应性图18-20展示了性能随模拟电源AVDD、数字输出电源DRVDD和温度的变化。可以看到在AVDD3.3V±10%的范围内SNR和SFDR的变化非常平缓这说明芯片对电源纹波有一定的容忍度。但注意DRVDD的变化对SFDR影响更显著尤其是在电压较低时。因此为DRVDD提供一个干净、稳定的电源至关重要。2.2 电源与接地策略ADS61B23有AVDD模拟电源、DRVDD数字输出缓冲器电源和AGND、DRGND数字地通过底部散热焊盘连接之分。数据手册说单地平面也可以但这有个重要前提完美的分区。我的实操经验对于追求极致性能或系统噪声敏感的应用我强烈建议使用独立的电源网络和地平面并通过磁珠或0欧电阻在单点连接。AVDD和DRVDD最好由独立的LDO供电。即使共用一路3.3V也必须采用“星型连接”或“π型滤波”电源先进入AVDD及其去耦电容然后经过一个磁珠如600Ω100MHz或小电感如1μH再为DRVDD供电。这能有效阻隔数字输出快速切换时产生的电流尖峰噪声窜扰到敏感的模拟前端。去耦电容布局芯片内部已有一定的去耦但外部电容必不可少主要用于滤除板级电源网络上的噪声。每个电源引脚AVDD和DRVDD附近必须放置一个0.1μF的陶瓷电容推荐X7R或X5R材质和一个1-10μF的钽电容或陶瓷电容。关键点0.1μF电容的摆放位置比容量更重要它必须尽可能靠近芯片的电源引脚过孔直接打到电源平面回路面积最小化。理想情况下电容和引脚应在同一层中间不走线。底部散热焊盘DRGND这个焊盘不是摆设它是主要的散热路径和数字电流的返回路径。PCB设计时必须在对应位置铺设一个实心接地铜皮并打上足够多的过孔建议9个或以上矩阵排列连接到内部接地平面。这不仅是为了散热更是为了给高速数字输出电流提供一个低阻抗的返回路径减少环路面积从而降低电磁辐射和地弹噪声。3. 模拟前端驱动电路设计精要ADC的性能指标再漂亮如果前端驱动电路没设计好一切归零。ADS61B23的模拟输入结构是其一大亮点内部集成了缓冲器使得输入引脚呈现高阻抗约5kΩ并联1.8pF带宽超过800MHz。这大大降低了驱动难度但并不意味着可以随意连接。3.1 差分驱动的必要性数据手册强烈建议使用差分驱动这是提升高速ADC性能的黄金法则。差分驱动能抑制共模噪声并显著改善偶次谐波失真如二次谐波HD2。芯片内部通过两个5kΩ电阻将输入引脚偏置在2.3V的共模电压上因此外部驱动电路必须采用交流耦合AC-Coupling即通过电容隔直。3.2 两种主流驱动方案实战3.2.1 射频变压器方案这是最简洁、高性能的方案尤其适合从单端信号源如天线、滤波器驱动ADC。单变压器方案适用于约100MHz以下信号源 (50Ω) ──┬── 变压器 (1:1) 初级 └── 50Ω 端接到地 变压器次级中心抽头 ── 接模拟地 (AGND) 变压器次级两端 ── 各串联一个5.1Ω电阻 ── 各接一个0.1μF电容 ── 分别接至ADC的INP和INM设计要点变压器选择推荐Coilcraft的WBC1-1或Mini-Circuits的等效型号确保在目标频段内有良好的幅度和相位平衡度。串联电阻5.1Ω这个电阻至关重要用于阻尼由变压器寄生电感和ADC输入电容可能形成的谐振环路防止频响出现尖峰或振铃。其值需要根据实际布局微调通常在2-10Ω之间。端接电阻次级侧的50Ω端接电阻分为两个25Ω到中心抽头用于匹配传输线特性阻抗吸收反射。双变压器背对背方案适用于高频100MHz 当频率升高时单个变压器绕组间的寄生电容不平衡会导致共模抑制比下降。此时可以采用两个相同的变压器背对背连接第一个做不平衡-平衡转换第二个用于改善平衡度和提供共模隔离。在两个变压器之间有时需要增加一个由两个电阻如50Ω组成的端接网络其中点接地以进一步优化平衡。3.2.2 全差分放大器方案当需要增益、滤波或驱动来自低阻抗源如DAC、混频器的信号时全差分放大器FDA是更灵活的选择。数据手册推荐了TI的THS4509。电路配置要点增益设置通过反馈电阻Rf和增益电阻Rg设置所需增益。注意ADC的满量程输入是差分2Vpp0dB增益时设计时要确保放大器输出信号不超过此范围并留有一定裕量。滤波在放大器的反馈路径或输出端可以加入Rfilt和Cfilt构成一个低通滤波器。这不仅能限制带外噪声更重要的是可以作为抗混叠滤波器Anti-aliasing Filter, AAF衰减高于奈奎斯特频率采样率的一半的信号防止其混叠到有用频带内。对于80MSPS采样抗混叠滤波器的截止频率通常设在30-35MHz左右。交流耦合与偏置放大器输出必须通过0.1μF电容交流耦合到ADC的INP/INM。放大器的输出共模电压应设置为2.3V以匹配ADC内部的共模电压。THS4509的Vocm引脚就是用于此目的。稳定性FDA在驱动容性负载ADC的输入电容布线电容时可能不稳定。务必参考芯片手册通常在输出端串联一个小电阻如10-20Ω来隔离容性负载确保放大器稳定工作。注意无论采用哪种方案从驱动电路到ADC输入引脚的PCB走线必须尽可能短、对称且等长。这对保持差分信号的正交性、抑制偶次失真至关重要。建议使用紧密耦合的差分对走线。4. 时钟电路设计与抖动控制时钟是ADC的“心跳”时钟质量直接决定采样精度。孔径抖动Aperture Jitter会引入额外的噪声其贡献的SNR恶化公式为SNR -20log10(2π * f_in * t_jitter)。对于一个100MHz的输入信号即使1ps RMS的抖动也会导致约-64dB的理论SNR上限。4.1 时钟驱动配置ADS61B23的时钟输入内部也有缓冲器和5kΩ偏置电阻其共模电压被设置在VCM通常1.5V。这为驱动提供了便利。差分时钟驱动推荐使用低相位噪声的时钟源如晶体振荡器、VCO通过一个变压器或差分驱动器如LVDS、LVPECL驱动器产生差分信号。然后用两个0.1μF电容分别交流耦合到CLKP和CLKM引脚。这是最佳实践能最大程度抵抗共模噪声。单端时钟驱动如果只有CMOS时钟可以将其通过一个0.1μF电容耦合到CLKP同时将CLKM通过另一个0.1μF电容接地。虽然数据手册说性能差异不大但在高频或高要求场合还是能观察到差分驱动在SFDR上的优势。4.2 降低时钟抖动的实用技巧源头选择选择低抖动100fs RMS的时钟发生器或振荡器。对于80MSPS一个高质量的LVCMOS或LVDS输出的晶振通常足够。电源滤波时钟芯片的电源需要比ADC模拟电源更严格的滤波因为任何电源噪声都会调制时钟边沿转化为抖动。建议使用π型滤波器磁珠电容。布线隔离时钟线应被视为敏感的模拟信号。它必须远离任何数字数据线尤其是ADC的输出数据线和开关电源区域。最好用地线包围或采用带状线结构。端接匹配如果时钟走线较长需要在接收端ADC时钟引脚进行适当的端接以防止反射。由于ADC时钟输入内部有高阻偏置通常串联一个小电阻如33Ω靠近ADC引脚即可具体值可通过仿真或测试确定。时钟幅度图22显示当时钟幅度在1.0Vpp到2.5Vpp范围内时性能比较稳定。建议将差分时钟幅度设置在1.5Vpp左右。5. 数字接口LVDS配置与PCB布局实战ADS61B23的数字输出接口是其设计精髓支持CMOS和DDR LVDS模式。在80MSPS及以上的速率LVDS是唯一可靠的选择。5.1 DDR LVDS工作原理在LVDS模式下12位数据被复用成6对差分LVDS信号D0_D1, D2_D3, ..., D10_D11外加一对差分输出时钟CLKOUTP/CLKOUTM。数据在输出时钟的上升沿和下降沿都进行传输即双倍数据速率DDR。具体来说在CLKOUTP的上升沿输出偶数位数据D0, D2, D4, D6, D8, D10。在CLKOUTP的下降沿输出奇数位数据D1, D3, D5, D7, D9, D11。 因此接收端通常是FPGA必须使用DDR输入寄存器同时用时钟的上升沿和下降沿来采集数据。5.2 关键配置电流与内部端接LVDS接口的稳定性由缓冲器电流和端接共同决定。缓冲器电流LVDS CURRENT默认值为3.5mA。当在接收端用100Ω电阻差分端接时会产生350mV的单端电压摆幅700mVpp差分。这个摆幅对于大多数FPGA的LVDS接收器是足够的。在以下情况可以考虑调整长线缆或重负载如果PCB走线很长或负载电容较大可以增大电流如4.5mA或启用“电流加倍模式”CURRENT DOUBLE以保持足够的眼图张开度。低功耗需求如果链路很短且质量好可以尝试减小电流至2.5mA甚至1.75mA以降低功耗。内部端接DATA TERM, CLKOUT TERM这是ADS61B23一个非常实用的功能。它可以在芯片内部为LVDS输出提供可选的差分端接电阻300Ω, 185Ω, 150Ω可并联组合。启用内部端接的主要目的是为了阻抗匹配和吸收反射尤其是在驱动传输线时。何时使用当LVDS走线在PCB上较长且其特征阻抗通常为100Ω差分需要匹配时应启用内部端接。如果接收端FPGA也有100Ω内部端接那么你需要在源端ADC也放置100Ω端接以实现源端端接消除一次反射。电压摆幅计算如果同时使用了内部100Ω端接和接收端100Ω端接那么对于3.5mA的驱动电流接收器两端的负载等效为50Ω两个100Ω并联差分电压摆幅变为3.5mA * 50Ω 175mV单端即350mVpp差分。这比没有内部端接时的700mVpp小了一半。此时必须启用“电流加倍模式”7mA才能将摆幅恢复至7mA * 50Ω 350mV单端即700mVpp差分。5.3 PCB布局的黄金法则高速数字接口的成败在布局。以下是我总结的几条铁律差分对严格等长、等距6对数据线和1对时钟线每一对内部的P和M走线长度差必须控制在5mil0.127mm以内。所有差分对的长度也应尽量匹配以减小数据与时钟之间的偏斜Skew。阻抗控制LVDS差分对的特性阻抗应设计为100Ω±10%。这需要通过PCB叠层计算调整线宽、线与线间距、以及到参考地平面的距离来实现。务必让板厂提供阻抗控制报告。远离模拟部分所有LVDS输出线必须远离敏感的模拟输入走线、时钟输入走线和电源模块。最好在它们之间布置接地过孔“栅栏”进行隔离。参考地平面完整LVDS差分对的正下方必须有一个完整、无分割的接地平面通常是AGND/DRGND的混合平面。这为高速信号提供清晰的返回路径。端接电阻位置如果使用外部端接电阻当禁用内部端接时电阻必须放置在接收端FPGA侧并且尽量靠近接收器的引脚。输出时钟处理CLKOUT这对信号应被视为最重要的信号。它的布线应最短、最干净。在FPGA端应使用专用的时钟输入引脚如CC引脚来接收它并利用FPGA内部的全局时钟网络进行分配。6. 参考电压与增益设置策略6.1 内部 vs. 外部参考ADS61B23内置了高精度的带隙基准源REFP≈2.0V, REFM≈1.0V在大多数应用中使用内部参考模式是最简单、最稳定的选择。此时VCM引脚会输出一个1.5V的电压但请注意数据手册明确警告不要用这个VCM输出来设置模拟输入引脚的共模电压模拟输入的共模电压是由内部固定的2.3V偏置提供的。只有在需要动态调整ADC满量程范围时才考虑外部参考模式。此时VCM引脚变为输入外部施加的电压Vcm_ext与内部满量程电压的关系为Vfs_diff_pp Vcm_ext * 1.33。同时你需要在外部为INP/INM提供2.3V的共模偏置这增加了电路的复杂性。6.2 增益设置的实际应用增益设置寄存器Coarse Gain和Fine Gain是优化系统动态范围的利器。场景一小信号高动态范围采集。假设你的输入信号幅度只有0.5Vpp但环境中存在强干扰。直接采样信号只占满量程的25%量化噪声相对占比大SNR差。此时可以启用6dB的Fine Gain将ADC的满量程设置为1.0Vpp见表16你的信号就占到了满量程的50%有效位数ENOB得到提升系统对强干扰的抑制能力体现在SFDR也会因信号更接近满量程而受益。场景二高频信号采集。从图14可以看到在高输入频率下150MHz启用3.5dB的Coarse Gain能显著提升SFDR而SNR损失极小。这是因为增益调整优化了ADC内部各级的缩放比例改善了高频下的线性度。因此在处理高频IF信号时可以默认开启Coarse Gain。操作顺序上电复位后增益默认为0dB。通过串行接口或并行引脚配置增益寄存器。注意改变增益后ADC需要短暂的稳定时间通常在几个时钟周期内之后的数据才有效。7. 常见问题排查与调试心得即使设计再仔细调试阶段也总会遇到问题。以下是一些典型问题的排查思路7.1 问题SNR或SFDR实测值远低于数据手册典型值。排查步骤检查模拟输入信号使用频谱分析仪直接测量到达ADC输入焊盘尽可能靠近引脚的差分信号。确保其纯净度谐波和噪声底是否足够低信号幅度是否在-1dBFS左右最佳动态范围点输入频率是否过高导致前端驱动电路性能下降检查时钟质量用高带宽示波器测量ADC时钟输入引脚处的波形。观察边沿是否陡峭、有无振铃用相位噪声分析仪或具备抖动分析功能的示波器测量时钟抖动。确保时钟源本身和电源干净。检查电源纹波用示波器的交流耦合和带宽限制功能测量AVDD和DRVDD引脚上的高频噪声纹波。峰峰值应控制在几个mV以内。特别注意开关电源的开关频率及其谐波是否耦合进来。检查接地确认模拟地和数字地单点连接良好。检查底部散热焊盘是否焊接牢固有足够多的过孔连接到地平面。检查数字输出负载LVDS输出是否连接了过长的线或过大的容性负载这会导致输出波形畸变虽然ADC本身转换正确但数据在传输过程中已恶化。用高速示波器1GHz带宽查看LVDS眼图是否清晰张开。7.2 问题LVDS链路不稳定FPGA接收数据错误率高。排查步骤测量眼图这是最直接的诊断方法。在ADC的LVDS输出引脚上或尽可能靠近用差分探头测量眼图。检查幅度、抖动、交叉点位置。图45和图46的对比清晰地展示了内部端接对眼图质量的改善。如果眼图闭合调整LVDS驱动电流或启用/调整内部端接。检查PCB布线回顾第5.3节的布局规则。是否做到了严格的等长等距阻抗是否连续有没有跨分割平面检查FPGA端设置确认FPGA的LVDS接收器引脚分配正确使用了正确的I/O标准LVDS_25等。检查FPGA内部的输入延迟IDELAY或锁相环PLL相位调整设置确保采样时钟边沿对准数据眼图的中心。对于DDR数据可能需要分别调整上升沿和下降沿的采样相位。时钟与数据对齐由于是DDR接口必须确保FPGA用于采样的时钟通常由CLKOUT经过PLL产生或直接使用与数据对齐。使用FPGA内部的时序约束Input Delay Constraints和调试工具如Vivado的ILA、Quartus的SignalTap来捕获并观察数据与时钟的关系。7.3 问题功耗异常偏高。排查步骤确认电源电压用万用表测量AVDD和DRVDD的实际电压排除因电源路径压降导致的实际电压偏高。检查输出负载CMOS输出模式下功耗与负载电容和切换频率直接相关。公式为 I C_L * V * (N * F_avg)。检查连接到数据输出引脚上的走线是否过长、负载是否过重。检查工作模式确认芯片是否意外进入了非预期的功耗模式如全局关断模式被激活。检查PDN、SDATA等控制引脚的电平。采样率与输入信号功耗随采样率线性增加见图26。同时如果输入信号是满幅度的最高频信号内部电路切换最活跃功耗也会达到最大。对比你的应用条件与数据手册的测试条件。7.4 调试心得从“能用”到“稳定”分步上电调试不要一开始就接上所有信号。先确保电源正确芯片可以正常复位和配置。然后只接时钟检查输出时钟是否正常。再接入一个干净的直流或低频正弦波观察数字输出码是否随输入线性变化。最后再接入目标高频信号。善用内部测试模式许多ADC包括ADS61B23的某些型号有内置测试模式可以输出固定的数字码型如正弦波、斜坡、交替的0/1。在系统调试初期用这些模式来验证数字接口LVDS到FPGA的完整性可以排除模拟前端的影响。频谱分析是王道评估ADC性能最终要看其输出数据的FFT频谱。在FPGA中实现一个简单的频谱分析仪或使用厂商提供的IP核观察噪声底、谐波、杂散分布。这是验证所有优化措施驱动、时钟、布局、配置是否生效的终极标准。ADS61B23是一颗历经考验的芯片它的数据手册几乎就是一本高速ADC应用的微型教科书。吃透它的每一个细节不仅能让你用好这颗芯片更能建立起一套设计高速混合信号系统的通用方法论。从安静的模拟前端到喧嚣的数字洪流中间的每一步都充满了权衡与挑战而这正是硬件工程师的乐趣所在。