2017 — Fan-Out Chip on Substrate Device Interconnection Reliability AnalysisAdvanced Semiconductor Engineering (ASE), Inc.摘要扇出型（FO）芯片贴装基板是先进的封装集成解决方案，通过芯片间短互连实现优异电气性能。该方案采用多层重布线层（RDL）实现多芯片间的高密度电气连接。随着功能复杂度提升，并排硅芯片面积接近多芯片扇出封装尺寸，芯片间间隙变得极窄。环氧塑封料（EMC）与硅芯片间热膨胀系数（CTE）不匹配是导致翘曲的重要因素，并在并排芯片窄间隙区域产生高热机械应变和应力。本文通过有限元法（FEM）建立扇出型芯片贴装基板封装数值仿真模型，并利用先进测量系统（aMA）获得翘曲和热机械应变的相关性验证。基于该等效数值模型比较了不同RDL图形设计的热机械性能，总结了RDL图形设计指南以提升封装级可靠性，特别是温度循环测试（TCT）条件下表现。新RDL图形布局可承受1000次温度循环测试，且RDL应力风险更低。一、引言扇出型（FO）技术突破了封装面积限制，能够满足日益增长的I/O密度需求。先进晶圆级封装（aWLP，又称嵌入式晶圆级球栅阵列eWLB）通过重构（Recon）工艺将芯片嵌入环氧塑封料（EMC）中形成人工晶圆。此外，FO为系统级封装（SiP）提供创新路径，可集成不同功能逻辑芯片和外部存储芯片。FO芯片贴装基板设计为具有竞争力的解决方案，相比其他高I/O密度封装具有更低的驱动功耗、更高的带宽和通过逻辑芯片分区实现的良率提升。多芯片先进FO芯片贴装基板封装是指包含多芯片并倒装贴装于高引脚数球栅阵列（BGA）基板上的FO芯片。先进FO芯片通过RDL和芯片下方的低固化介质层连接并排多芯片。图1为先进多芯片FO芯片贴装基板器件中FO芯片的典型结构SEM图像。图1. 先进多芯片FO芯片贴装基板器件FO芯片横截面SEM图像先进多芯片FO芯片贴装基板封装具有大尺寸封装的优点，有利于机械可靠性和元件集成。制造流程可简单分为三个部分：重构、RDL和FC组装。芯片重构工艺：采用常规芯片优先重构工艺。芯片从晶圆上经过研磨和切割后拾取，芯片面朝下并列放置在带热释放胶带的载板上。高压柱塞将塑封料填充芯片间隙并成型12英寸人工晶圆。塑封料在高于玻璃化转变温度的固化过程中硬化，最后通过热卡盘从塑封晶圆上剥离胶带。RDL工艺：薄膜介质层作为钝化层，依次经过液体膜涂覆、曝光、显影和固化形成。随后通过溅射沉积、光刻、铜电镀、剥离和刻蚀工艺形成RDL电路。该工艺流程重复四次以形成四层聚合物层和三层金属层。最后在顶层聚合物上制作无引脚焊锡凸点。FC组装工艺：倒装芯片技术已成为元件组装的主流。FO芯片经过塑封晶圆研磨和切割后完成。芯片级组装从焊锡点实现FC贴装在封装基板上开始。由于多层RDL将FO芯片上的凸点间距扩展到更大间距，采用少于十层的封装基板即可实现，比其他高I/O密度封装更薄。同时，FO芯片与基板之间的间隙同时填充底部填充料（UF）。最后安装散热器和基板球，完成先进多芯片FO芯片贴装基板封装。图2为多芯片FO芯片贴装基板封装的实物图和SEM横截面图像。图2. 先进多芯片FO芯片贴装基板封装实物图和SEM横截面图像先进多芯片FO芯片贴装基板封装测试载体的翘曲和可靠性测试信息汇总于表1，包括封装尺寸、芯片尺寸、封装厚度、凸点间距、D2D距离、最小RDL线宽/间距和离地高度。表1：先进多芯片FO芯片贴装基板器件测试载体信息