FPGA 通过串口将rom中的10个初始数据发送给目标模块tx串口(最简单的数据处理)
思维分析图rom模块的代码逻辑timescale 1ns / 1ps
module rom_2(
input sys_clk ,
input sys_rst_n ,
input tx_done ,
output [7:0] rom_data ,//输出给tx
output reg rom_done //一个8bit数据输出的结束信号);
reg [3:0] cnt;
reg ena …
2026/7/5 21:14:06