该篇文章记录自己学习204b的心得1. 204b是什么JESD204B是一种由JEDEC联合电子设备工程委员会制定的高速串行接口标准专门用于连接高速数据转换器ADC/DAC与逻辑器件如FPGA/ASIC。 JESD204B的核心思想是用少量高速串行差分对取代传统的大量并行数据线从而在高速数据传输应用中提供更高的带宽密度、更低的功耗和更简单的PCB布线。2. 204b中的一些关键参数LMFC是204b中的一个关键概念Local Multi-Frame Clock 的缩写即本地多帧时钟。它是 JESD204B 中实现确定性延迟的核心时序基准信号。简单理解LMFC 就像一个高精度的节拍器在发送端如 ADC和接收端如 FPGA内部各自独立运行但通过 SYSREF 信号被严格同步。发送端在 LMFC 的某个边沿开始发送数据帧接收端也在 LMFC 的同一个边沿期望接收到数据从而消除链路中不确定的延迟。SYSREFSYSREF 是一个低频率、高精度的参考信号用于初始化所有器件的 LMFC 计数器。每个器件在检测到 SYSREF 的有效边沿时会将其内部的 LMFC 计数器复位到零。这样即使 SYSREF 到达不同器件的时间有微小差异设计中也会通过“SYSREF 建立/保持时间”和“LMFC 相位调整”来补偿保证逻辑上的对齐。LLine的数量有多少个串行通道数。M转换器的数量一颗四通道 ADC 芯片如果四个通道都启用则 M 4如果只使用其中两个通道M 2。注意M 是转换器的数量不是串行通道Lane的数量。转换器和 Lane 之间的映射关系由另一个参数 LLane 数决定。N转换器的分辨率每个转换器单次采样产生的实际有效数据位数通常对应 ADC 的位数或 DAC 的精度。N’必须是4的倍数实际单次采样结果对应的bit比如AD是14bit的则N‘为16bit。F每帧包含的字节数。K一个多帧包含的帧数。S每帧每通道的样本数在每条line上一个帧内所包含的转换器样本个数。最常见的就是1如果 M4L2S1则每个 Lane 需要传输 2 个转换器的样本M/L2。如果 S2则每个 Lane 每帧传输 4 个样本每个转换器 2 个相当于提高了帧利用率。3. 204b中一些核心公式每帧中的总字节含义每个帧中每个 Lane 贡献 N′×SN′×S 比特因为每个样本 N 位每个帧有 S 个样本L 个 Lane 的总比特数为 L×N′×SL×N′×S除以 8 得到字节数 F。最终要的线速率计算如下其中M转换器数量N′每个样本在帧中占用的总位数含控制位或填充位fs转换器的采样率样本/秒L使用的串行通道Lane数量10/88b/10b 编码开销因子每 8 位有效数据实际传输 10 位4. 204b的建链流程第一阶段代码组同步 (CGS)这个阶段的目标是让接收端如FPGA从“听得见”的原始电信号中准确识别出“字符”边界锁定CDR建立最基本的字符同步。发起请求接收端在初始化或链路丢失后会主动通过硬件信号SYNC~将其拉低向发送端发出“准备同步”的请求。发送同步码发送端如ADC/DAC检测到SYNC~为低电平后会在所有通道上持续发送K28.5字符也称/K/或Comma字符。这种特殊的10-bit码具有独特的比特模式帮助接收端在数据流中找到字符边界。确认字符锁定接收端的每个通道会检测/K/字符。一旦所有通道都连续检测到至少4个正确的/K/字符接收端就认为字符边界已锁定CDR已稳定。完成同步握手接收端将所有通道的SYNC~信号拉高向发送端宣告字符同步成功并准备好接收下一阶段的数据。第二阶段初始通道对齐序列 (ILAS)CGS同步后系统进入ILAS阶段。这个阶段的目的是将所有通道在逻辑上对齐并精确地交换配置参数。校准对齐与参数交换发送端检测到SYNC~变为高电平后在下一个“本地多帧时钟”LMFC边沿启动ILAS。ILAS由4个或更多个多帧组成每个多帧都以特定的对齐字符结尾。其中第二个多帧会携带“链路配置参数”如通道数、帧结构等通过K28.4 (/Q/)字符标识向接收端宣告即将传输的数据格式。完成链路对齐接收端利用每个多帧结尾的/A/字符消除通道间的微小偏差确保在本地LMFC边界上对齐所有通道的数据。当接收端成功接收并校验完最后一个多帧后ILAS阶段就完成了。第三阶段用户数据传输 (DATA)ILAS成功完成后链路进入稳定的DATA阶段开始正式的、用户定义的业务数据高速传输。发送端可以开启可选的加扰功能来优化信号的频谱特性同时接收端会持续监控链路是否存在错误。