Pl系统的核心特征是a. 可配置逻辑块CLB。b. 36Kb块RAM真双端口超过36bit的宽度可配置为双18kb块RAM。c. DSP slice18×25有符号乘法48bit加法器。d. 可编程IO块支持常用IO标准包括LVCMOSLVDS和SSTL1.2V3.3V IO还有内建的可编程IO延迟。e. 高速串行总线。f. 一个集成的终端/根复合体PCIe。g. 两个12bit abc可采片上电压和温度支持超过17种外部不同的输入通道。1. 时钟管理Zynq7000系列SOC具有超过8个始终管理组每个包括一个混合模式时钟管理器MMCM和一个锁相环PLL。其工作原理是在混合模式时中管理器MMCM和锁相环PLL中间是一个电压控制振荡器VCO这个振荡器的速度高低取决于从相位频率检测器PFD来的电压。MMCM在每个反馈路径上都有一个分数计数器相当于乘法器。这个分数计数器允许非整数的递增1/8。MMCM同样可以在VCO频率基础上提供固定的或动态的相位偏移。2. 时钟分配每个Zynq7000系列芯片包括6个不同类型的时钟线BUFGBUFRBUFIOBUFHBUFMR和高性能时钟。全局时钟Global ClockZnq7000系列芯片中有32个全局时钟线具有最多的删除能够达到每个触发器的时钟端使能端和复位端。其中12个时钟线被BUFH驱动可以单独使能或关闭。像现实中Regional clock象限时钟能够驱动他们所在象限的时钟Zynq7000系列芯片有4~16个象限每个象限时钟可以通过整数1~8分频。3. 块RAM32kb块RAM可编程FIFO内嵌式纠错电路a. 同步操作每次存储器访问都受时钟控制。b. 可编程数据宽度。c. 错误检测和修正。d. FIFO控制器。4. 输入输出PL的输入输出特性包括a. 高性能SelectIO技术支持1866Mb/s DDR3b. 高频率封装内耦合电容可以增强信号完整性。c. 数字阻抗控制能够到达三态用于低功耗高速IO操作。IO管脚的数量取决于封装大小。每个IO都是可配置的并且满足一大部分IO标准。除了供电管脚和一些专用的配置管脚之外所有PL的引脚具有相同的能力接受相应的bank规则约束。Zynq7000芯片的Select IO资源分为高范围HR和高性能HP两类。HR型IO具有很宽的供电电压从1.2V~3.3V。HP型IO提供高性能操作电压1.2V~1.8V。所有io都以bank来区分每个bank具有50个PIN。就有一个相同的VCXO输出电压这个电压同样给输入的端口供电。一些单端输入需要一个内部产生的和外部提供的参考电压Vref。除了配置bank0以外每个bank有两个Vref管脚。一个单独的bank只能有一种Vref值。