176、PCIE电磁兼容（EMC）设计：从一次深夜调试说起凌晨两点，实验室的示波器还亮着。板子上的PCIE链路时通时断，眼图塌得像没睡醒的眼皮——信号质量差到连链路训练都过不去。换过线、调过驱动、降过速，问题依旧。直到把近场探头凑到金手指附近，频谱仪上跳出一片尖峰：原来是时钟谐波串到了射频频段，整块板子成了个小型干扰发射塔。EMC问题往往这样，逻辑仿真一切正常，一上电就现原形。PCIE作为高速差分协议，信号完整性（SI）和电磁兼容（EMC）根本就是一枚硬币的两面。一、PCIE的EMC痛点在哪？PCIE Gen3以上速率跑到8GT/s，基频分量已经够呛，更别说谐波。差分信号本身对外辐射有抵消作用，但现实很骨感：参考地平面不完整，回流路径绕远路，形成天线效应连接器、电缆屏蔽没处理好，成了辐射突破口电源滤波敷衍，开关噪声耦合到差分线上那次深夜问题的根源，就是PCIE参考时钟的25MHz谐波，通过电源平面耦合到了射频模块的VCO，引发锁相环抖动。二、设计时埋下的“坑”1. PCB叠层与参考平面四层板硬挤PCIE？趁早放弃。至少六层，给信号层上下都安排完整地平面。曾经为了省成本砍掉一个地层，结果PCIE的辐射测试超标6dB，后期铺铜加屏蔽罩才勉强过关。关键点：差