PCIe-2.2.5 First/Last DW Byte Enables Rules
Flit核心设计要点总结设计场景关键逻辑RTL实现要点TH=0（标准模式）直接从Byte 7提取First BE和Last BE无额外逻辑。TH=1（TPH模式）BE值被隐含（全1或Last=0），忽略Byte 7根据Length硬编码BE值。Length=1仅First BE有效；Last BE必须为0检查Last BE != 0则报错（可选）。Length≥3BE必须连续（从起始DW的首字节到末尾DW的尾字节）实现连续性检查逻辑（如判断First BE与Last BE是否形成连贯区间）。零长度写
