时钟CLK的性质与参数详解一、基本参数1. 频率Frequency, f含义每秒振荡的次数单位Hz赫兹常用 MHz、GHz公式f 1 / T例子100MHz 每秒 1 亿次2. 周期Period, T含义相邻两个上升沿或下降沿的时间间隔单位秒s常用 ns、psSTA 中最核心的约束set_clock_period3. 占空比Duty Cycle含义高电平时间占整个周期的比例公式Duty T_high / T_period × 100%理想值50%高低电平各一半为什么重要双边沿采样DDR必须保证占空比准确时钟分频、门控时钟会影响占空比占空比太差会导致 setup/hold 不平衡4. 相位Phase含义两个时钟之间的时间偏移单位角度度或时间ps例子同频反相的两个时钟相位差 180°二、时序偏差特性5. 时钟延迟Clock Latency含义从时钟源点PLL 输出到触发器时钟端的总延迟分为两部分Source Latency时钟源到时钟树根的延迟Network Latency时钟树根到触发器的延迟时钟树本身SDC 约束set_clock_latency理想状态下走线延迟为0但是现实并不理想clk从时钟源传递到触发器都是需要时间的。6. 时钟偏斜Clock Skew含义同一个时钟到达不同触发器的时间差产生原因时钟树路径长度不同、负载不同对时序的影响正 skew捕获时钟晚到有利于 setup恶化 hold负 skew捕获时钟早到恶化 setup有利于 hold时钟树综合CTS的目标把 skew 控制在可接受范围内在静态时序分析题目中有时候两个触发器的延迟之差就是clk_skewclk到reg1的延迟为Tclk1clk到reg2的延迟为Tclk2clk_skew Tclk2 - Tclk17. 时钟抖动Clock Jitter含义时钟沿实际位置和理想位置的偏差本质时钟周期的短期不确定性产生原因PLL 噪声、电源噪声、串扰、热噪声对时序的影响相当于 setup 和 hold 的余量都减少了SDC 约束set_clock_uncertainty时钟的短期不确定性可能早了也可能是迟了不管早晚反正就是出问题了所以无论是setup还是hold都会被恶化对于两个指标的slack都是减少。SkewJitter本质空间上的偏差不同位置时间上的偏差不同时刻是否固定静态的每个位置固定动态的随机变化谁解决时钟树综合 CTSPLL 设计、电源设计STA 中怎么处理算在路径里用 uncertainty 预留余量三、时钟域特性7. 同步时钟 vs 异步时钟同步时钟有固定的相位关系通常同源如 PLL 分出的不同频率可以做 STA 时序分析不需要 CDC 处理异步时钟没有固定相位关系不同源不能保证相位关系跨域必须做 CDC 同步处理8. 同源时钟来自同一个 PLL / 振荡器频率成整数倍或固定比例相位关系可预测四、其他重要性质9. 时钟边沿Edge上升沿触发最常用数据在上升沿采样下降沿触发部分场景用双边沿触发DDR双倍数据率上下沿都传数据10. 频率稳定性时钟频率随时间、温度、电压的漂移程度晶振 PLL 内部振荡器对高速接口很重要11.时钟使能 / 门控Clock Gating用 EN 信号控制时钟是否翻转降低功耗的常用手段要注意不能产生毛刺12. 不确定性UncertaintySTA 中用来预留的时钟悲观量相当于不知道时钟的偏差会有多少就先给它留点空间默认它有这么多的时间是有问题的包含抖动 部分 skew 设计余量SDCset_clock_uncertainty