1. 项目概述与核心问题解析在嵌入式硬件设计领域尤其是面对像TI AM65x这类高度集成的异构多核处理器时一个看似不起眼却至关重要的环节就是“未使用引脚”的处理。很多工程师特别是刚接触复杂SoC的同行容易把注意力集中在核心功能电路上比如DDR布线、高速SerDes通道或者电源树设计而忽略了数据手册中关于“Unused Pins”的那几页内容。我见过不止一个项目原理图评审时功能一切正常但板子回来调试阶段却出现莫名其妙的复位、高功耗、甚至IO损坏追根溯源问题往往就出在这些悬而未决的引脚上。AM65x处理器集成了Cortex-A53应用内核、Cortex-R5F实时内核、各种加速器和丰富的外设接口其BGA封装引脚数量庞大。在实际产品设计中我们几乎不可能用到所有功能。那些未被使用的引脚如果处理不当就会成为系统稳定性的“阿喀琉斯之踵”。其核心风险在于CMOS输入引脚在悬空时电平处于不确定的浮空状态。这可能导致内部的MOS管同时部分导通进入高电流的“直通”状态不仅会增加静态功耗、发热长期更可能损坏IO单元。此外浮空引脚极易耦合外部噪声被误触发为随机的高低电平干扰内部逻辑状态引发系统复位、外设误动作等诡异问题。因此处理未使用引脚绝非简单的“不接就行”而是一项需要严格遵循芯片厂商规范的系统性设计工作。这就像盖房子主体结构核心电路固然重要但每一处细节如每个引脚的防水、防漏稳定电平同样决定了整个建筑的长期可靠性。本文将结合TI AM65x处理器的官方数据手册深入拆解其未使用引脚和电源设计的规范并分享从实际项目中总结出的设计要点与避坑指南。2. AM65x未使用引脚处理规范详解AM65x数据手册的第5.5节专门定义了未使用Unused和保留Reserved引脚的处理方法。这些规则不是建议而是必须遵守的设计约束。我们可以将这些引脚分为三大类每一类都有其明确的处理逻辑和背后的物理原理。2.1 第一类需外部下拉至VSS的引脚这类引脚在未使用时必须通过一个独立的外部电阻连接到地VSS。目的是将其强制钳位在确定的逻辑低电平。典型引脚列表与解析OSC1_XI (C22), WKUP_LFOSC0_XI (AE4): 这是主域和唤醒域的外部时钟输入引脚。如果不使用外部晶体或时钟源必须将其拉低。若悬空引脚上的噪声可能被误判为时钟信号导致内部振荡器电路异常工作可能引发整个时钟系统的紊乱。TRSTn (AA3): JTAG测试复位引脚低电平有效。在非调试生产板上必须拉低以禁用JTAG测试逻辑防止意外进入测试模式。MCU_ADCx_REFN/P, MCU_ADCx_AIN[7:0] 系列引脚: 这是MCU域ADC的参考电压和模拟输入通道。ADC模块对噪声极其敏感。如果这些引脚悬空就像天线一样会拾取板上的各种开关噪声不仅可能影响ADC本身的读数更关键的是这些噪声会通过电源和地平面耦合到ADC的模拟供电域VDDA_ADC_MCU污染整个模拟电路的电源质量导致其他使用该电源的模块如PLL性能下降。将其接地是为噪声提供一个低阻抗的泄放路径。设计要点与电阻选型 数据手册要求“through a separate external pull resistor”即每个引脚使用独立的电阻。切勿为了省事将多个引脚通过一个电阻并联到地。因为一旦某个引脚内部发生故障如对VDD短路共用电阻会导致其他本应拉低的引脚被上拉失去保护作用。 电阻值的选择需要权衡值太小如1kΩ会增大功耗尤其是在批量生产中值太大如1MΩ则下拉能力弱抗噪声能力差。根据IO缓冲器的输入漏电流通常在微安级和允许的电压容限计算一个10kΩ到100kΩ的电阻是常见且稳妥的选择。例如假设高电平最低阈值是0.7*VDD1.26VVDD1.8V漏电流最大1uA那么100kΩ电阻上产生的压降仅为0.1V远低于阈值能可靠保证低电平。我通常在实际项目中选用47kΩ它在功耗和抗噪能力之间取得了很好的平衡。2.2 第二类需外部上拉至对应电源的引脚这类引脚在未使用时必须通过一个独立的外部电阻连接到其对应的IO电源域。目的是将其强制钳位在确定的逻辑高电平。典型引脚列表与解析RESETz (F17), MCU_RESETz (W4), MCU_PORz (W5), PORz (E19): 这些都是复位引脚高电平有效‘z’表示低有效但后缀的‘z’通常与上划线一样表示低有效此处根据连接要求应为内部有上拉需求或需要外部确定高电平以防止误复位。这些是系统的“生命线”必须处于确定的无效状态通常是高电平。任何由噪声引起的低电平毛刺都可能导致整个系统意外复位后果是灾难性的。TCK (AA4), TMS (A21), TDI (C20), TDO (A20): JTAG调试接口引脚。在生产板上为了防止未经授权的调试访问通常需要禁用JTAG。将这些引脚上拉到高电平是一种常见的做法可以确保JTAG TAP控制器处于稳定的非活动状态。WKUP_I2C0_SCL/SDA, MCU_I2C0_SCL/SDA: I2C总线是开漏输出需要外部上拉。即使未使用如果这些引脚被配置为GPIO输入且内部上拉禁用悬空也会导致问题。外部上拉确保了确定的电平并保持了与I2C协议一致的电平特性。NMIn (F18): 不可屏蔽中断引脚低电平有效。必须上拉到高电平以防止误触发不可屏蔽中断这通常用于最高优先级的错误处理误触发可能导致系统立即进入错误处理流程。EMU0, EMU1 (AA1, AA2): 仿真器引脚用于高级调试和跟踪。未使用时需要固定电平避免仿真器意外连接时产生冲突。设计要点与电源域确认 数据手册的备注(1)明确指出“To determine which power supply is associated with any IO refer to 表 5-1, Pin Attributes.” 这是关键一步绝不能想当然。 例如RESETz引脚可能属于VDDSHV0电源域而MCU_I2C0_SCL可能属于VDDSHV0_WKUP域。你必须查阅表5-1引脚属性表找到每个引脚对应的VDDSHVx或VDDSHVx_WKUP电源域然后将其上拉到该域的正确电压可能是1.8V或3.3V。接错电源域是常见错误可能导致电平不兼容或电流倒灌。 上拉电阻的选型原则与下拉电阻类似常用4.7kΩ或10kΩ。对于I2C等总线电阻值还需考虑总线电容和通信速率但在此处仅用于固定电平10kΩ通常足够。2.3 第三类必须悬空NC的引脚这类引脚在未使用时必须保持完全不连接No Connect。典型引脚列表与解析VPP_CORE (F21), VPP_MCU (T6): 这是核心域和MCU域的eFuse编程电压引脚。eFuse是一种一次性可编程存储器用于存储芯片的修调信息、密钥等。在正常操作模式下这个引脚必须悬空。如果错误接地或接电源可能会意外触发eFuse编程或损坏内部电路。SERDES0/1_REFCLKP/N, RXP/N, TXP/N 等高速串行接口引脚: SerDes串行器/解串器通道的差分信号对。对于未使用的SerDes通道其差分引脚对如SERDES0_RXP/N必须同时悬空。严禁只接其中一个或将其短接到地/电源。差分接收器对共模电压非常敏感错误的连可能导致接收器内部偏置电路异常增加功耗甚至损坏。正确的做法是让这对引脚“浮空”但为了更好的EMI性能可以在PCB设计时在差分线对靠近芯片引脚处放置一个100欧姆的端接电阻匹配差分阻抗电阻的另一端不连接这有助于吸收可能耦合到引脚上的高频能量。表5-78中列出的所有RSVx保留引脚、TEMP_DIODE_P、DDR_FS_RESETn、MMCx_CALPAD等: 这些是芯片内部保留用于测试、校准、未来扩展或特殊功能的引脚。厂商明确要求悬空连接任何网络都可能干扰芯片内部状态导致功能异常或测试失效。2.4 通用信号引脚的处理原则对于数据手册中未在表5-77和5-78特别列出的、且具有Pad Configuration Register引脚配置寄存器的其他未使用信号引脚TI给出了一个通用且重要的处理原则“可以保持不连接但必须将其复用模式Muxing Mode配置为GPIO输入并使能内部下拉电阻。”这句话蕴含了三个关键操作缺一不可硬件上不连接PCB上该引脚只需连接到焊盘不引出走线、测试点或过孔。软件上正确配置在系统初始化软件通常是Bootloader或早期内核中必须通过PinMux工具或直接写寄存器将该引脚的功能模式设置为GPIO。使能内部下拉在GPIO配置中将方向设置为输入并使能内部下拉电阻。为什么这是最佳实践芯片IO单元内部的上下拉电阻Pull-Up/Pull-Down通常阻值较大几十到上百kΩ驱动能力很弱。它们仅适用于引脚完全悬空只连到PCB焊盘的理想情况。如果引脚连接到了哪怕是一小段走线、一个过孔或一个测试点这些“天线”就可能引入噪声电流弱小的内部电阻无法将电平稳定在有效的逻辑电平上从而导致前述的浮空风险。因此“仅连接焊盘”是使用内部上下拉电阻的前提条件。3. 电源设计规范与未使用引脚处理的关联未使用引脚的处理与电源系统的设计息息相关两者共同构成了硬件稳定性的基石。AM65x数据手册第6章的电源规范为我们的设计划定了明确的边界。3.1 绝对最大额定值与推荐工作条件绝对最大额定值Absolute Maximum Ratings是芯片的“生存红线”绝对不能逾越。例如对于1.8V的模拟电源VDDA_1P8_SERDES0其最大电压是2.2V最小是-0.3V。这意味着即使在电源上电、下电的瞬态过程中电压也不能超过这个范围否则可能造成永久性损伤。推荐工作条件Recommended Operating Conditions则是芯片正常工作的“舒适区”。同样是VDDA_1P8_SERDES0推荐电压是1.8V±5%1.71V to 1.89V。我们的电源设计目标就是让芯片在所有工况静态、动态负载、温度变化下都稳定在这个区间内。关联性思考当我们为一个未使用的、需要上拉的IO引脚选择上拉电源时必须确保该电源电压在芯片的“舒适区”内。例如一个属于VDDSHV0域的引脚如果VDDSHV0工作在3.3V模式那么上拉电阻就必须连接到3.3V电源网络并且这个3.3V网络的质量纹波、噪声必须满足VDDSHV0在3.3V模式下的推荐工作条件3.14V to 3.46V。如果电源噪声过大即使平均电压正常噪声也可能通过上拉电阻耦合到信号引脚造成干扰。3.2 电源域的分类与理解AM65x的电源网络极其复杂理解其分类对正确处理引脚至关重要核心电压域VDD_CORE,VDD_MPU0/1,VDD_MCU,VDD_WKUP0/1。这些是数字逻辑核心电源通常为1.1V左右对噪声非常敏感需要极其干净的电源。模拟电源域VDDA_PLL_xxx,VDDA_ADC_MCU,VDDA_1P8_SERDES0等。为PLL、ADC、SerDes PHY等模拟模块供电。它们对噪声的容忍度比数字核心还低数据手册中明确标注了最大峰峰值噪声要求如PLL电源要求50mVpp。必须使用高性能LDO并配合精密的滤波网络。IO电源域VDDSHVx和VDDSHVx_WKUP。这是双电压域可配置为1.8V或3.3V为对应Bank的IO引脚供电。VDDSx是其偏置电源。这是连接上拉电阻时需要关注的域。DDR电源域VDDS_DDR。其电压取决于DDR类型DDR3L: 1.35V, DDR4: 1.2V, LPDDR4: 1.1V。即使DDR接口未使用此电源也必须按要求供电。实操心得电源域映射表在原理图设计阶段我习惯创建一个Excel映射表列出所有需要特殊处理的未使用引脚并明确其所属的电源域和连接要求。例如引脚号引脚名称处理方式上拉/下拉至对应电源域原理图网络名备注C22OSC1_XI外部下拉VSS-GND未使用外部晶振F17RESETz外部上拉VDDSHV0VDDSHV0VDD_3V3_IO0查表5-1确认AC7WKUP_I2C0_SCL外部上拉VDDSHV0_WKUPVDDSHV0_WKUPVDD_1V8_WKUP查表5-1确认F21VPP_CORE悬空(NC)--NCeFuse编程电压严禁连接AG5/6SERDES0_REFCLKP/N悬空(NC)--NC差分对需同时悬空这张表会成为原理图设计和PCB布局的权威依据避免遗漏和错误。3.3 失效安全Fail-SafeIO引脚数据手册第6.1节末尾特别强调了“Fail-safe IO terminals”的概念。这是一类特殊的IO其输入缓冲器的设计使其不依赖于对应的IO电源电压。这意味着即使该IO的电源域如VDDSHV0没有供电0V你仍然可以在这些引脚上施加一个电压在绝对最大额定值范围内而不会损坏芯片。AM65x的失效安全IO包括I2C0_SCL/SDA,I2C1_SCL/SDA,DDR_FS_RESETn,NMIn, 以及几个电源监控引脚VDDA_1P8/3P3_MON_x。设计启示 对于I2C0_SCL/SDA这类引脚即使你将其用作普通GPIO且未使用按照规范也需要上拉。由于其失效安全特性这个上拉电源可以来自一个“常开”的电源域即使主芯片的IO电源下电这些引脚的状态依然是确定的不会因为电源时序问题产生不确定状态。这在设计带有电源管理的复杂系统时是一个优势。4. 未使用引脚处理的PCB布局与布线实战要点原理图设计正确只是第一步PCB布局布线同样关键。处理不当良好的设计意图会在板级实现中大打折扣。4.1 上拉/下拉电阻的布局黄金法则靠近芯片引脚放置为什么上拉/下拉电阻的主要作用之一是提供一条低阻抗路径将噪声电流快速泄放到地或电源平面。如果电阻放置得过远引线电感会增大这条路径的阻抗在高频下削弱其泄放噪声的能力。长走线本身也会变成接收噪声的天线。如何做在PCB布局时优先将这些电阻放在对应芯片引脚的背面如果使用Via-in-Pad则同面就近放置。电阻到芯片引脚的走线应尽可能短、粗直接打孔连接到相应的电源或地层。4.2 悬空NC引脚的处理对于要求NC的引脚PCB上应该如何处理焊盘处理在芯片封装下方该引脚对应的PCB焊盘必须保留用于焊接。这是必的。走线绝对不要从该焊盘引出任何走线、过孔或连接到任何网络包括地铜皮。在EDA工具中将其网络属性设置为“NC”或一个独立的无连接网络。铜皮避让确保该焊盘周围的所有电源层和地层的铜皮都与保持足够的距离至少满足制板厂的最小间距规则。防止由于生产误差或焊锡爬锡导致意外短路。对于差分对NC引脚如SerDes除了各自保持悬空还应尽量保持这对引脚在PCB布局上的对称性。可以在差分对终端预留一个不焊接的100欧姆电阻位号电阻的两个焊盘分别连接两个引脚但不接其他任何地方。这为后续可能的调试或信号完整性优化留有余地。4.3 内部上下拉电阻的局限性验证如前所述依赖内部上下拉电阻的条件极为苛刻引脚只能连接焊盘。在实际设计中如何验证这一点使用高亮度模式检查在EDA软件的PCB视图下高亮显示所有设置为“输入且内部下拉”的GPIO网络。仔细检查这些网络确保除了连接到芯片焊盘外没有延伸出任何哪怕只有几mil的“鼠线”dangling trace也没有任何多余的过孔。一个常见的陷阱是为了“测试方便”从焊盘引出了一段很短的走线到一个未放置的测试点封装上。这违反了“仅连接焊盘”的原则内部下拉电阻可能不足以抵抗耦合到这段走线上的噪声。DFM检查与PCB板厂沟通确认芯片焊盘与周围铜皮的间距。对于BGA封装特别是引脚密集的区域要防止由于阻焊桥Solder Mask开窗过大导致焊盘在回流焊时与邻近的地铜皮通过焊锡连接。5. 系统级设计考量与常见问题排查5.1 电源时序与未使用引脚状态在多电源域系统中电源的上电/下电时序至关重要。未使用引脚的处理也需要纳入时序考量。场景一个需要上拉到VDDSHV03.3V的引脚如RESETz如果VDDSHV0的上电时间晚于芯片的核心电源VDD_CORE那么在VDD_CORE有效而VDDSHV0为0V的窗口期内该引脚处于未定义状态。虽然AM65x的IO单元通常有输入钳位二极管防止电压超过电源轨但长时间处于这种状态仍有风险。对策确保关键信号如复位、时钟的上拉电源域其上电时序不晚于核心电源或者使用失效安全IO。在无法保证时可以考虑使用有源电平转换电路或使用一个更早上电的电源域进行上拉需确认电平兼容性。5.2 未使用模拟引脚ADC的特殊处理模拟引脚ADC输入、参考电压的未使用处理需要格外小心因为它们直接连接到敏感的模拟模块。ADC输入通道AINx如前所述必须接地。但更好的做法是不仅通过一个电阻接地还在引脚附近放置一个到模拟地AGND的滤波电容如100pF-1nF构成一个简单的RC低通滤波器进一步滤除高频噪声。ADC参考引脚REFP/N如果ADC模块完全不用MCU_ADC0_REFP/N也需要接地。但要注意数据手册给出了VMCU_ADC0/1_REFP MCU_ADC0/1_REFN VDDA_ADC_MCU的关系。简单地将REFP接VDDA、REFN接地是一种方法但更稳妥的做法是按照手册要求将REFP通过电阻接VDDA_ADC_MCUREFN通过电阻接地确保两者中点电压在合理范围。最省事且安全的方法是直接短接REFP和REFN并连接到VDDA_ADC_MCU/2的电压可通过电阻分压获得但这会增加复杂度。对于未使用的情况直接分别接地和接电源并确保满足电压关系即可。5.3 调试阶段的问题排查实录问题现象一块新设计的AM65x板卡上电后核心电流偏大芯片微热且系统偶尔会启动失败。排查步骤测量电源所有电源域电压均在推荐范围内纹波正常。检查复位复位信号波形干净无毛刺。检查时钟时钟频率和幅度正常。热成像扫描发现芯片某个角落温度略高。回顾原理图聚焦于高温区域附近的引脚。发现该区域有几个通用的GPIO引脚如GPIO0_10,GPIO0_11原理图上标注为“NC”软件配置未知。示波器探测用高阻探头测量这几个“NC”引脚发现电压在0.8V-1.2V之间缓慢浮动处于逻辑阈值的不确定区。检查软件配置发现Bootloader中并未将这些未使用的GPIO配置为输入并启用内部下拉。它们处于默认的未初始化状态功能模式可能是某种外设导致内部电路冲突。解决方案更新Bootloader的PinMux配置将所有未使用的、仅连接焊盘的GPIO显式配置为“GPIO Input with Internal Pull-Down”。重新烧录后异常电流和发热消失启动稳定性恢复。经验总结“原理图上的NC”不等于“系统行为上的确定”。必须通过软件配置将硬件设计意图落到实处。建立一个完整的、覆盖所有未使用引脚的PinMux初始化代码段是硬件工程师给软件团队最重要的交付物之一。6. 设计检查清单与最佳实践总结为了避免遗漏在完成AM65x硬件设计时建议按照以下清单进行最终审查电源与未使用引脚专项检查清单[ ]电源完整性所有电源域特别是VDDA_PLL_*,VDDA_ADC_MCU等模拟电源的滤波电容是否按手册推荐值通常为10uF0.1uF10pF组合并靠近引脚放置电源平面分割是否清晰避免数字噪声串入模拟域[ ]未使用引脚分类是否已根据数据手册表5-77和5-78将所有未使用引脚分为“需外部下拉”、“需外部上拉”、“必须悬空”三类并在原理图中明确标注[ ]上拉/下拉电阻是否每个需要外部上拉/下拉的引脚都使用了独立的电阻电阻值选择是否合理下拉常用10k-100k上拉常用4.7k-10k上拉电源是否正确对应了引脚所属的VDDSHVx域是否已核对表5-1[ ]NC引脚PCB处理所有要求悬空的引脚在PCB上是否仅保留了焊盘无任何走线、过孔连接是否与周围电源/地铜皮保持了足够间距[ ]软件配置同步是否已生成并交付软件团队一份完整的清单列出所有未使用且仅连接焊盘的GPIO并要求在初始化代码中将其配置为“GPIO输入 内部下拉”[ ]高速差分NC引脚未使用的SerDes等差分对是否成对悬空是否在PCB上预留了不焊接的差分端接电阻位置以改善EMI[ ]特殊引脚复查VPP_CORE/MCUeFuse是否确认悬空USBx_ID引脚是否根据主机/设备模式正确接地或悬空VDDA_VSYS_MON等监控引脚若未使用是否做了适当处理如通过分压电阻接一个固定电压或接地处理好像AM65x这样复杂处理器的未使用引脚是一项融合了电路原理、芯片架构、PCB设计和系统思维的细致工作。它没有太多炫技的成分却实实在在地影响着产品的底线——稳定性和可靠性。每一次严谨的检查都是在为产品长期稳定运行扫清雷区。我的体会是把这份数据手册的相关章节读透并在设计初期就将其作为一项强制纪律来执行远比后期调试时再回头补坑要高效和稳妥得多。最后一个小技巧在团队内部建立一份“芯片引脚处理规范”文档将AM65x这类器件的经验固化下来未来面对新的芯片平台时就能快速套用这套方法论提升整个团队的设计质量和效率。