1. 项目概述时钟系统是任何嵌入式处理器和SoC设计的命脉它就像整个芯片的“心跳”其稳定性和精度直接决定了系统能否正常运行、性能上限在哪里以及功耗表现如何。在德州仪器TI的DRA79x系列这类高性能汽车与工业应用SoC中时钟系统的设计尤为复杂和关键。这个系列涵盖了DRA790、DRA791、DRA793、DRA797等多个型号它们内部集成了强大的多核处理器、图像处理单元、高速外设和复杂的内存子系统。要让这些模块协同工作一个精密、灵活且可靠的时钟网络是必不可少的。简单来说时钟系统的基本原理是从一个低频率、高稳定性的“种子”开始通常是外部晶体振荡器Crystal Oscillator或一个CMOS方波时钟源。这个种子时钟频率通常不高比如19.2MHz、20MHz或27MHz。然后通过一系列被称为数字锁相环DPLL的电路将这个低频基准信号“倍频”到处理器内核、总线、外设所需的高频比如几百兆赫兹甚至上千兆赫兹。同时系统还需要产生不同频率、不同相位的时钟以满足DDR内存、USB、PCIe、视频接口等不同模块的特定时序要求。DRA79x系列内部就集成了十多个这样的DPLL例如为CPU核心供电的DPLL_MPU为外设服务的DPLL_PER为DDR内存接口定制的DPLL_DDR等它们共同构成了一个庞大而有序的时钟树。对于嵌入式硬件工程师、系统架构师和底层驱动开发者而言深入理解DRA79x的时钟系统绝非纸上谈兵。它直接关系到你设计的电路板能否稳定上电、处理器能否跑到标称主频、高速接口的时序余量是否充足以及系统在极端温度下的可靠性。如果你正在基于DRA79x进行车载信息娱乐系统、高级驾驶辅助系统或工业网关的设计那么掌握从晶体选型、电路布局到DPLL寄存器配置的每一个细节将是项目成功的关键。接下来我将结合多年的实战经验为你层层拆解DRA79x时钟系统的设计要点、实操配置以及那些数据手册上不会明说的“坑”。2. 时钟系统整体架构与设计思路要驾驭DRA79x的时钟系统不能只盯着某一个DPLL或时钟源必须先从全局视角理解其架构。整个时钟系统的设计思路可以概括为“多源输入、集中管理、分级生成、灵活分配”。2.1 核心时钟源系统时钟的起点DRA79x的时钟生命线始于两个主要的系统时钟输入SYS_CLK1和SYS_CLK2。SYS_CLK1 (OSC0)这是强制要求的系统主时钟。它可以通过两种方式提供晶体模式在XI_OSC0和XO_OSC0引脚之间连接一个外部晶体19.2MHz, 20MHz, 27MHz。芯片内部的振荡器电路与外部晶体、负载电容一起构成皮尔斯振荡器产生稳定的时钟信号。这是最常用、性价比最高的方案。旁路模式将一个外部的1.8V LVCMOS兼容的方波时钟信号直接输入到XI_OSC0引脚同时将XO_OSC0引脚悬空。这种模式通常用于需要更高精度或系统间时钟同步的场景例如使用一颗专用的、温漂更小的时钟发生器芯片。SYS_CLK2 (OSC1)这是可选的辅助系统时钟。其配置方式与OSC0类似但支持的晶体频率范围更宽19.2MHz 至 32MHz旁路模式下的输入时钟频率范围也更广12MHz 至 38.4MHz。SYS_CLK2常被用于为特定外设如显示子系统DSS提供独立的像素时钟源或者作为系统时钟的冗余备份。设计决策点晶体 vs. 有源时钟选择晶体模式还是旁路模式是硬件设计的第一步。晶体方案成本低、功耗小是绝大多数应用的首选。有源时钟方案旁路模式则提供了更好的频率精度、更低的抖动和更快的启动时间但需要额外的芯片和功耗。如果你的应用对时钟抖动极其敏感例如高速SerDes接口或者需要多个芯片共享同一个精确时钟源那么应该考虑使用有源时钟发生器。2.2 时钟管理核心PRCM与DPLL军团系统时钟输入后交由电源、复位和时钟管理PRCM模块进行统一调度。PRCM是SoC的“总调度中心”负责控制所有DPLL的启停、模式切换和时钟分配。DRA79x内部集成了一个庞大的DPLL阵列根据其控制归属和特性可以分为两大类PRCM管理型DPLL这类DPLL由PRCM模块直接控制位于Always-On电源域即使系统部分休眠它们也能被唤醒域访问和控制。它们是系统运行的绝对主力包括DPLL_CORE: 为SoC核心互联、大部分外设接口提供时钟。DPLL_MPU: 专为ARM Cortex-A系列应用处理器内核提供高频时钟。DPLL_DDR: 为DDR2/DDR3/LPDDR2内存控制器及其PHY生成精确的时钟。DPLL_PER: 生成192MHz和96MHz时钟供给显示子系统、USB等外设。DPLL_GPU: 为图形处理单元提供时钟。DPLL_DSP: 为C66x DSP内核提供时钟。DPLL_IVA: 为图像和视频加速器提供时钟。DPLL_GMAC: 为千兆以太网交换机模块提供时钟。DPLL_USB: 生成960MHz时钟用于USB 2.0/3.0模块。DPLL_PCIE_REFAPLL_PCIE: 为PCIe控制器提供参考时钟和核心时钟。外设管理型DPLL这类DPLL由特定的外设子系统控制PRCM不直接干预其锁相过程但可能控制其电源。例如DPLL_VIDEO1,DPLL_HDMI: 由显示子系统DSS控制用于生成视频像素时钟频率灵活可变以适应不同显示分辨率。DPLL_DEBUGSS: 由调试子系统控制。DPLL_USB_OTG_SS: 由USB OTG子系统控制。这种分工体现了解耦设计的思想PRCM管理的DPLL服务于全局性、基础性的时钟需求而外设专用的DPLL则交给最了解自身时序需求的外设模块去精细调控提高了系统的灵活性和效率。2.3 时钟输出与监控除了内部消费DRA79x还提供了三个时钟输出引脚CLKOUT1,CLKOUT2,CLKOUT3。每个输出都可以被灵活地配置为以下时钟源之一输入的系统时钟SYS_CLK1或SYS_CLK2来自DPLL_CORE的输出时钟来自DPLL_PER的192MHz时钟这个功能非常实用。例如你可以将CLKOUT1配置为输出一个稳定的时钟给板卡上的其他芯片如FPGA、另一颗处理器或PHY芯片作为参考时钟从而实现整个板卡的时钟同步减少时序问题。2.4 内部备用时钟源即使外部主时钟失效系统也需要一个最基本的时钟来维持唤醒域WKUP domain的运行以响应中断或执行唤醒序列。DRA79x内部集成了一个片内32kHz RC振荡器OSC_32K_CLK。需要特别注意的是数据手册明确警告这个RC振荡器的频率会随温度和硅片特性发生显著变化精度很差。因此它绝不能用作任何对时间精度有要求的功能的时钟源如实时时钟RTC。它的唯一用途是在深度低功耗模式下当外部晶体振荡器被关闭时为唤醒域提供一个维持基本计时和中断监听功能的“心跳”。任何需要精确计时的功能都必须依赖外部的高精度32.768kHz晶体通常连接在RTC专用引脚上。3. 核心细节解析与实操要点理解了宏观架构我们深入到电路设计和寄存器配置的微观层面。这里每一步都关乎系统的稳定性。3.1 晶体振荡器电路设计从理论到PCB布局为OSC0或OSC1设计晶体振荡电路是硬件工程师的必修课。数据手册中的图5-12和负载电容公式CL (Cf1 * Cf2) / (Cf1 Cf2)是设计的起点。1. 晶体参数解读与选型表5-17和表5-21是晶体选型的圣经。你需要关注以下几个关键参数并联谐振频率fp即你需要的频率如19.2MHz。负载电容CL这是晶体制造商给出的一个核心参数典型值如12pF, 18pF, 20pF。你电路中的负载电容必须匹配这个值晶体才能在其标称频率上振荡。等效串联电阻ESR晶体在谐振频率下的动态电阻。ESR越小晶体越容易起振驱动能力也越强。DRA79x对ESR有明确限制例如对于27MHz晶体ESR最大为50Ω具体需查表。静态电容C0晶体引脚间的寄生电容。它会与负载电容一起影响振荡裕度。C0越小越好。频率精度tj这是容差、稳定性和老化三者的综合。例如如果你的应用使用了以太网RGMII接口且时钟由DPLL衍生而来那么要求系统时钟精度达到±50ppm。这意味着你选择的晶体其初始容差、在全工作温度范围内的频率漂移以及十年老化量之和必须在这个范围内。2. 负载电容计算与PCB布局实战假设我们为OSC0选择一颗27MHz晶体其参数为CL 18pF,C0 7pF max,ESR 30Ω max。计算负载电容公式CL (Cf1 * Cf2) / (Cf1 Cf2)中通常取Cf1 Cf2 C则公式简化为CL C/2。但这是理想情况实际必须考虑PCB走线寄生电容Cstray通常估计为2-5pF和芯片引脚的输入电容数据手册给出CIN典型值约2.5pF。更精确的公式是CL [(Cf1 Cstray1 Cpin1) * (Cf2 Cstray2 Cpin2)] / (Cf1 Cstray1 Cpin1 Cf2 Cstray2 Cpin2)为简化通常假设Cstray1 Cstray2 Cstray且Cf1 Cf2 C芯片引脚电容对称则近似有CL ≈ C Cstray Cpin因此C ≈ CL - Cstray - Cpin 18pF - 3pF - 2.5pF 12.5pF。 我们应选择最接近的标准电容值如12pF。所以Cf1 Cf2 12pF。PCB布局黄金法则最短路径晶体、负载电容Cf1 Cf2、芯片的振荡器引脚XI_OSCx XO_OSCx和对应的模拟地引脚VSSA_OSCx必须放置得尽可能靠近。走线要短、粗、直最好在PCB的同一层且下方有完整的地平面作为回流路径。隔离保护用接地铜皮或地线将整个振荡电路包围起来远离任何高频数字信号线、电源线特别是DDR内存总线、时钟输出线等以防止噪声耦合。接地单点负载电容的接地端和芯片的VSSA_OSCx引脚应通过单独的过孔连接到纯净的模拟地平面避免数字地噪声串入。避免过孔连接晶体和电容的走线上尽量不要使用过孔以减少寄生电感。实操心得晶体不起振的排查如果系统上电后晶体无法起振可以按以下步骤排查测量电压首先确认芯片供电正常特别是振荡器部分的模拟电源VDDA_OSCx。检查焊接用放大镜检查晶体和电容的焊接虚焊是常见问题。示波器探测使用高阻抗探头如10X测量XI_OSCx引脚。注意探头本身会引入几个皮法的电容可能使本已处于临界状态的电路停振。如果怀疑是此问题可以尝试将探头电容如8pF计入负载电容重新计算或者使用有源探头。调整负载电容如果波形幅度很小或失真可以尝试微调负载电容的值例如将12pF换成10pF或15pF这是最有效的调试手段之一。检查ESR确认所选晶体的ESR值是否在芯片支持范围内。过高的ESR会导致启动困难或在高低温下停振。3.2 DPLL配置详解从寄存器到输出频率DPLL是时钟系统的引擎。以最常见的Type A DPLL如DPLL_CORE为例其功能框图可以简化为一个参考时钟输入CLKINP经过N分频器、鉴相器PFD、电荷泵CP、环路滤波器LF、压控振荡器VCO在DPLL中为DCO-数控振荡器再通过M倍频器和M2/M3后分频器最终产生CLKOUT、CLKOUTX2和CLKOUTHIF。配置DPLL的核心是设置几个关键寄存器值以得到目标输出频率。其基本公式为Fdco (M / (N1)) * FinputFclkout Fdco / M2Fclkoutx2 2 * Fdco / M2Fclkouthif (Fdco / M3)或(Fclkinphif / M3)取决于选择其中Finput参考时钟频率即SYS_CLK1或SYS_CLK2。M(倍频乘数)N(参考分频器)M2M3(后分频器)均为可配置的整数值有特定的取值范围见数据手册寄存器描述。Fdco内部DCO频率必须落在其有效范围内如Type A DPLL的DCO频率范围为40MHz - 2800MHz。配置示例为DPLL_CORE生成1GHz时钟假设SYS_CLK1 20MHz 我们需要Fclkout 1000MHz。选择M2为简化先设M2 1则Fclkout Fdco。所以我们需要Fdco 1000MHz。计算M/(N1)比值M/(N1) Fdco / Finput 1000 / 20 50。选择N和M我们需要找到一对合法的整数N和M使得M/(N1) ≈ 50且M和N在寄存器允许的范围内。同时必须确保Fdco在40MHz - 2800MHz之间Fclkout在20MHz - 1800MHz之间查表5-26。 一个可行的解是取N 0(即N11)则M 50。验证Fdco (50/1)*20MHz 1000MHz符合范围。配置寄存器向DPLL_CORE对应的控制寄存器写入N0M50M21。启动与锁定使能DPLL等待锁相完成。软件需要轮询状态寄存器中的LOCK标志位确保DPLL已锁定在目标频率。注意事项DPLL锁定时间与低功耗模式数据手册中给出了锁定时间tlock和重锁时间trelock的计算公式。例如Type A DPLL的频率锁定时间约为6 350 * REFCLK微秒。这里的REFCLK是内部参考时钟频率即Finput / (N1)。 在上例中REFCLK 20MHz / 1 20MHz周期为50ns。tlock ≈ 6 350*0.05 6 17.5 23.5 us。这意味着在软件使能DPLL后需要等待至少23.5微秒再检查锁定状态或使用其输出时钟。 此外DPLL支持低功耗LP模式lowcurrstdby1和快速重锁模式。在LP模式下重锁时间更长但功耗更低。在系统从低功耗状态唤醒时需要根据对唤醒速度的要求来权衡配置。3.3 时钟输出配置与信号完整性CLKOUTx引脚可以将内部时钟引到片外这非常有用但也带来了信号完整性的挑战。配置步骤通过Pad Configuration寄存器将对应的引脚功能复用为CLKOUT1/2/3。在PRCM模块的CLKOUT_CTRL寄存器中选择该输出引脚对应的时钟源例如选择DPLL_PER_192M_CLK。可能还需要配置输出分频器或使能。信号完整性设计要点端接匹配CLKOUT是CMOS输出驱动能力有限。如果传输线较长通常认为大于信号上升沿空间传播距离的1/6即Len (Tr * c) / (6 * sqrt(Er))就需要考虑端接。对于点到点传输在接收端并联一个50Ω电阻到地源端串联匹配更常见于驱动端串联电阻。走线控制时钟输出走线应作为速信号处理。保持阻抗连续通常50Ω单端远离噪声源并尽可能参考完整的地平面。负载考量确认CLKOUT所驱动的外部芯片的输入电容。过大的负载可能导致DRA79x输出波形边沿变缓甚至无法满足接收端的时序要求。必要时可以使用时钟缓冲器Buffer进行扇出和信号增强。4. 实操过程与核心环节实现让我们通过一个具体的场景将理论付诸实践为一个基于DRA790的车载中控系统设计时钟树要求系统稳定运行并支持1080p显示输出和千兆以太网。4.1 需求分析与时钟规划CPU与核心子系统Cortex-A15内核需要约1GHz时钟由DPLL_MPU提供。DDR3内存需要533MHz对应DDR3-1066的时钟由DPLL_DDR提供。外设与互联核心总线、各种外设控制器如USB MMC/SD需要约400-500MHz时钟由DPLL_CORE提供。显示与音频显示子系统需要灵活的像素时钟例如148.5MHz用于1080p60由DPLL_PER或专用的DPLL_VIDEO1提供。音频模块McASP需要精确的音频主时钟如22.5792MHz, 24.576MHz通常由DPLL_ABE或外部音频时钟提供。以太网RGMII接口需要125MHz的TX_CLK/RX_CLK可由DPLL_GMAC生成。系统参考时钟选择一颗27MHz的温补晶体TCXO连接到OSC0作为SYS_CLK1。选择它是因为27MHz是视频相关频率如27MHz 74.25MHz 148.5MHz的公倍数便于DPLL生成无抖动的像素时钟。同时其±50ppm的精度也能满足以太网等接口的要求。4.2 硬件电路设计与物料选型OSC0晶体电路设计晶体选型选择一款27MHz负载电容CL18pF ESR30Ω频率精度±30ppm的温补晶体TCXO。TCXO虽然比普通晶体贵但其温度稳定性远优于普通晶体能确保车载宽温范围-40°C ~ 105°C下的时钟精度。负载电容计算假设PCB寄生电容Cstray3pF芯片输入电容Cpin≈2.5pF。则C CL - Cstray - Cpin 18 - 3 - 2.5 12.5pF。选择最接近的12pFNPO材质电容NPO电容容值随温度变化极小。PCB布局在PCB上将晶体、两个12pF电容、芯片的XI_OSC0XO_OSC0VSSA_OSC0引脚集中在一个1cm²的区域。用地线环绕该区域下方所有层掏空形成一个“孤岛”仅通过一根短粗的走线连接到主模拟地。电源去耦每个DPLL的模拟电源引脚如VDDA_DPLL_MPUVDDA_DPLL_CORE都需要非常干净的电源。数据手册的“去耦电容”章节会有具体要求。通常的做法是在每个这样的电源引脚附近放置一个1μF的陶瓷电容用于低频滤波和一个0.1μF的陶瓷电容用于高频滤波。电容的GND端过孔应直接打在芯片正下方的地平面上形成最短的回路。4.3 软件初始化流程系统上电后BootROM会使用内部RC振荡器进行最初的引导。随后在底层启动代码如SPL或U-Boot的早期阶段中需要按顺序初始化时钟系统// 伪代码示意流程 void clock_init(void) { // 1. 配置Pad Mux将相关引脚设置为振荡器模式 configure_pinmux_for_osc0(); // 2. 等待外部晶体振荡稳定通常需要几毫秒 // 可以通过轮询PRCM模块中OSC0的状态寄存器实现 while(!is_osc0_stable()); // 3. 解锁PRCM模块的时钟配置寄存器如果需要 unlock_prcm_registers(); // 4. 配置并启动主系统DPLL例如DPLL_CORE // a) 设置DPLL的参考时钟源为SYS_CLK1 write_reg(DPLL_CORE_CLK_SRC_SEL, SYS_CLK1); // b) 设置分频/倍频参数 (N, M, M2) write_reg(DPLL_CORE_N_VALUE, 0); write_reg(DPLL_CORE_M_VALUE, 50); // 假设20MHz输入目标1GHz write_reg(DPLL_CORE_M2_VALUE, 1); // c) 设置DPLL为锁定模式并使其能 write_reg(DPLL_CORE_CONTROL, ENABLE | LOCK_MODE); // 5. 等待DPLL锁定 while(!is_dpll_core_locked()); // 6. 配置时钟分频器将DPLL输出分频给各个子模块 // 例如将CORE_CLK分频2得到L3_MAIN_CLK (500MHz) write_reg(CORE_L3_CLK_DIV, 0x1); // 分频值 寄存器值1 // 7. 依次配置其他DPLLMPU, DDR, PER, GMAC等 configure_dpll_mpu(); configure_dpll_ddr(); configure_dpll_per(); configure_dpll_gmac(); // 8. 切换系统主时钟源到DPLL输出 // 在DPLL锁定后将全局时钟复用器的选择从“旁路”直接使用输入时钟切换到“锁定”模式使用DPLL输出 write_reg(GLOBAL_CLK_SEL, USE_DPLL_OUTPUT); // 9. 可选配置CLKOUT引脚 // 将某个引脚复用为CLKOUT1并选择DPLL_PER的192MHz时钟输出 configure_pinmux_for_clkout1(); write_reg(CLKOUT1_SOURCE_SEL, DPLL_PER_192M_CLK); enable_clkout1(); }这个流程的关键是顺序必须先让低速的、基础的时钟如外部晶体稳定运行然后配置DPLL并等待其锁定最后才将系统切换到高频时钟上。如果顺序颠倒直接使用未锁定的DPLL时钟会导致系统崩溃。5. 常见问题与排查技巧实录即使设计再仔细调试时钟系统时也难免遇到问题。以下是一些典型问题及其排查思路。5.1 问题系统无法启动或启动后随机死机可能原因1晶体未起振或时钟信号质量差。排查用示波器测量XI_OSC0引脚。应有稳定的正弦波幅度接近电源电压1.8V频率准确。如果看不到波形或波形幅度很小、失真检查焊接、负载电容值、PCB布局。特别注意示波器探头本身有电容通常8-15pF可能会使临界设计的电路停振。尝试使用10X探头电容更小或在测试点串联一个几百欧姆的小电阻后再测量。解决调整负载电容值例如将12pF换成10pF或15pF是最有效的方法。确保晶体和电容尽可能靠近芯片引脚。可能原因2DPLL未锁定。排查在软件初始化DPLL后读取DPLL的状态寄存器检查LOCK位是否为1。也可以测量DPLL的输出时钟如通过CLKOUT引脚引出是否稳定在预期频率。解决确认输入参考时钟SYS_CLK1是否正常。检查DPLL的配置参数M N M2是否在数据手册规定的范围内并且计算出的内部DCO频率Fdco是否在有效范围如40-2800MHz内。确保在配置DPLL后等待了足够长的锁定时间tlock再使用其时钟或检查状态。软件等待循环的时间应大于手册给出的最大锁定时间。检查DPLL的模拟电源VDDA_DPLL_xxx是否干净、稳定。用示波器查看电源纹波过大如50mV的噪声会影响锁相环稳定性。可能原因3时钟切换时序问题。排查在软件将系统主时钟从直接模式切换到DPLL锁定模式时如果时序不对可能导致短暂的系统时钟缺失或毛刺。解决严格按照芯片参考手册或软件指南中描述的时钟切换序列操作。通常步骤是先让目标DPLL进入低功耗旁路模式并锁定然后执行一个特定的切换命令。5.2 问题高速接口如DDR Ethernet通信不稳定误码率高可能原因1时钟抖动Jitter过大。排查使用高性能示波器或相位噪声分析仪测量相关时钟如DDR时钟、RGMII的125MHz时钟的周期抖动Period Jitter和相位抖动。与数据手册中接口时序部分要求的最大抖动值对比。解决优化电源DPLL和时钟缓冲器的电源去耦是关键。确保使了足够多、容值搭配合理的去耦电容并且布局极其靠近电源引脚。检查参考时钟DPLL的输出抖动很大程度上取决于其输入参考时钟的抖动。确保外部晶体或时钟源的抖动足够低。调整DPLL带宽某些DPLL可能允许配置环路带宽。较低的带宽可以更好地抑制参考时钟上的高频噪声但会延长锁定时间较高的带宽可以更快跟踪变化但可能让更多噪声通过。需要根据应用折衷。使用独立的时钟源对于抖动要求极高的接口如SGMII/QSGMII可以考虑使用专用的、低抖动的时钟发生器芯片为其提供参考时钟而不是从系统DPLL衍生。可能原因2时钟偏斜Skew或时序不满足。排查对于DDR等并行接口需要测量时钟与数据/地址/控制信号之间的建立时间和保持时间是否满足要求。这通常与PCB的等长设计有关。解决除了优化PCB布局布线DRA79x的IO模块支持手动IO时序模式Manual IO Timing Mode。通过配置CTRL_CORE_PAD_XXX_CONF寄存器中的A_DELAY和G_DELAY参数可以微调输入信号的采样点和输出信号的驱动时刻以补偿PCB带来的时序偏差。数据手册的表5-33至表5-38提供了不同IOSET下这些参数的推荐值是进行时序补偿的宝贵依据。5.3 问题系统功耗偏高可能原因未使用的时钟域未关闭。排查检查PRCM模块中各个模块的时钟使能状态寄存器。很多外设模块在初始化后如果长期不用其时钟应该被关闭以节省功耗。解决在软件中实现精细的时钟门控。在驱动初始化时打开模块时钟在驱动卸载或模块进入空闲时关闭时钟。对于深度睡眠模式除了关闭外设时钟还可以将一些DPLL置于低功耗旁路模式或完全关闭。5.4 问题从低功耗模式唤醒后功能异常可能原因DPLL重锁失败或时间不足。排查系统从深度睡眠所有DPLL关闭仅由32K RC振荡器运行唤醒时需要重新启动并锁定DPLL。如果唤醒后立即访问依赖高频时钟的外设而此时DPLL尚未锁定就会出错。解决在唤醒序列中加入DPLL锁定等待时间。使用数据手册中提供的重锁时间trelock参数进行计算。例如Type A DPLL在低功耗模式下的频率重锁时间约为9 30 * REFCLK微秒。确保软件在唤醒后、执行关键任务前等待足够长的时间并验证DPLL锁定状态位。独家避坑技巧利用CLKOUT进行在线调试在硬件调试阶段不要浪费CLKOUT引脚。你可以动态配置CLKOUT1输出你想要监控的内部时钟信号例如某个DPLL的输出、某个外设的功能时钟。这样只需要一个示波器或逻辑分析仪连接到这个引脚就能直观地看到时钟是否存在、频率是否正确、抖动是否过大而无需去测量芯片内部无法触及的信号点。这招在排查复杂的时钟相关问题时尤其管用。