1. 项目背景与核心需求作为一名FPGA开发者我最近完成了一个通过串口控制舵机转动的项目。这个看似简单的需求背后实际上涉及了FPGA数字逻辑设计、串口通信协议解析、PWM信号生成等多个技术环节的协同工作。在工业控制、机器人、自动化测试等领域这种通过上位机发送指令控制执行机构运动的方案非常常见。比如在自动化生产线中可能需要通过PC端软件控制机械臂的转动角度在无人机调试时需要通过地面站调整舵面位置。传统方案多采用单片机实现而使用FPGA的优势在于精确的时序控制能力可并行处理多个舵机控制便于扩展其他功能模块本项目使用Xilinx Artix-7系列FPGA作为主控通过CH340 USB转串口芯片与PC通信驱动常见的SG90舵机。上位机使用串口调试助手发送16进制格式的角度指令FPGA解析后生成对应的PWM信号。2. 硬件系统搭建2.1 核心器件选型FPGA开发板我选用的是Xilinx Artix-7 XC7A35T芯片的开发板主要考虑因素包括足够的逻辑资源33,280个逻辑单元内置时钟管理模块MMCM/PLL丰富的IO接口支持LVCMOS33电平串口转换芯片CH340G是最经济实惠的选择相比FTDI芯片成本更低且驱动兼容性好。实测在Windows 10/11和Linux系统下都能自动识别。舵机型号SG90是最基础的9g微型舵机工作特性如下工作电压4.8V-6V控制信号周期20ms50Hz脉宽范围0.5ms-2.5ms对应0°-180°消耗电流100-250mA注意如果驱动多个舵机建议使用独立电源供电避免因电流不足导致FPGA板复位。2.2 电路连接方案完整的硬件连接示意图如下PC USB端口 → CH340G ↔ FPGA UART RX/TX ↑ 3.3V/5V电平转换 FPGA IO引脚 → 1kΩ电阻 → SG90信号线 → 共地连接关键细节CH340G的TXD接FPGA的UART_RXRXD接UART_TX舵机信号线需串联限流电阻1kΩ足够务必确保所有设备共地FPGA的Bank电压需配置为3.3V与CH340兼容3. FPGA逻辑设计3.1 顶层模块架构采用典型的数据流状态机设计模式主要包含以下子模块module servo_controller( input clk_50m, // 50MHz系统时钟 input uart_rx, // 串口接收 output pwm_out, // PWM信号输出 output [7:0] debug // 调试信号 ); // 子模块实例化 uart_rx_parser uart_inst(...); pwm_generator pwm_inst(...); angle_calculator calc_inst(...); endmodule3.2 串口协议解析UART配置为9600bps/8N1格式Verilog实现要点// 波特率时钟生成 localparam BAUD_RATE 9600; localparam CLK_DIV 50_000_000 / BAUD_RATE; reg [15:0] baud_counter; always (posedge clk_50m) begin if(baud_counter CLK_DIV-1) begin baud_tick 1b1; baud_counter 0; end else begin baud_tick 1b0; baud_counter baud_counter 1; end end // 数据采样状态机 always (posedge clk_50m) begin case(state) IDLE: if(!uart_rx) state START; // 检测起始位 START: if(baud_tick) state DATA; DATA: begin if(bit_cnt 8) state STOP; rx_data[bit_cnt] uart_rx; end STOP: if(baud_tick) state IDLE; endcase end实际调试中发现当连续快速发送指令时偶尔会出现数据错位。解决方法是在STOP状态后增加16个时钟周期的延时确保帧间隔。3.3 PWM信号生成舵机控制的核心是产生精确的PWM波形。采用50Hz20ms周期的基准信号通过计数比较实现// 20ms周期计数器50Hz reg [19:0] period_cnt; always (posedge clk_50m) begin if(period_cnt 20d999_999) // 50MHz/50Hz1M周期 period_cnt 0; else period_cnt period_cnt 1; end // 脉宽比较器 reg pwm_reg; always (posedge clk_50m) begin if(period_cnt pulse_width) pwm_reg 1b1; else pwm_reg 1b0; end // 角度到脉宽的转换 always (posedge clk_50m) begin pulse_width 50_000 (angle * 111); // 0.5ms angle*0.011ms end这里的关键参数0°对应0.5ms → 50MHz时钟下25,000个周期180°对应2.5ms → 125,000个周期每度变化约555个时钟周期(125k-25k)/1804. 上位机通信协议设计4.1 指令格式规范为简化协议设计采用单字节指令0x00-0xB4直接对应0°-180°角度十六进制0xFF复位到中位90°其他值忽略不响应例如发送0x2D → 45°发送0x5A → 90°发送0xB4 → 180°4.2 串口调试助手配置推荐使用SSCOM或XCOM工具关键设置选择正确的COM端口设备管理器查看波特率9600数据位8停止位1校验位None发送格式Hex测试时可先发送0x5A观察舵机是否转到90°位置。如果无反应检查FPGA是否收到数据用SignalTap抓取PWM信号是否正常示波器测量舵机供电是否足够5. 调试经验与性能优化5.1 常见问题排查问题1舵机抖动或不转动检查PWM信号周期是否为准确的20ms测量电源电压负载下不低于4.8V确认信号线接触良好问题2串口数据接收不全检查波特率误差实际偏差应3%确保FPGA时钟准确用频率计测量增加串口接收超时判断问题3角度控制不线性校准脉宽-角度对应关系检查计算过程是否溢出考虑舵机本身的非线性特性5.2 时序约束优化为获得更稳定的PWM输出需添加适当的时序约束create_clock -period 20.000 -name clk_50m [get_ports clk_50m] set_input_jitter clk_50m 0.5 set_output_delay -clock clk_50m -max 5 [get_ports pwm_out]5.3 资源占用情况在Artix-7 XC7A35T上的实现结果LUT约320个1%FF约150个1%最大频率100MHz这意味着同一FPGA可以轻松控制多达32个舵机每个约10个LUT只需增加PWM生成模块即可。6. 扩展应用方向基于这个基础框架可以进一步开发多舵机协同控制扩展为16通道控制器增加同步运动规划算法闭环反馈系统接入电位器或编码器实现PID位置控制协议增强改用MODBUS RTU协议增加CRC校验功能上位机界面开发使用Qt编写控制软件实现角度预设和轨迹录制我在实际测试中发现当需要控制多个舵机时采用时间分片的PWM生成方式每个舵机分配不同的时隙可以显著减少资源占用。例如对8个舵机always (posedge clk_50m) begin case(time_slot) 0: pwm_out (cnt pulse_width[0]); 1: pwm_out (cnt pulse_width[1]); // ...其他舵机 endcase end这种方案只需要1个计数器通过时分复用控制多个输出特别适合资源有限的场景。