1. UART与DMA嵌入式串行通信的基石与效率引擎在嵌入式系统开发中串口通信就像设备与外界对话的“嘴巴”和“耳朵”而UART通用异步收发传输器就是实现这种对话的核心硬件。无论是调试信息输出、传感器数据采集还是模块间的指令交互UART都扮演着不可或缺的角色。然而当数据量增大、通信速率提高时传统的CPU轮询或中断处理方式就会暴露出效率低下的问题——CPU频繁被中断打断忙于搬运一个个字节的数据无暇处理更重要的业务逻辑。这时DMA直接内存访问技术就成为了提升系统性能的关键。它像一个专职的“搬运工”能在CPU不干预的情况下直接在内存和外设之间搬运数据从而将CPU解放出来。在AM62L这类高性能Sitara处理器中UART模块与DMA控制器的深度集成特别是通过可编程的FIFO阈值来精准控制DMA请求的机制为构建高效、稳定的数据流系统提供了硬件保障。理解这套机制对于开发工业控制、智能物联网设备、通信网关等对实时性和吞吐量有严苛要求的应用至关重要。2. 核心机制深度解析从FIFO阈值到DMA请求要驾驭UART的DMA传输必须吃透其内部的工作流程尤其是FIFO先进先出缓冲区与DMA控制器之间的“握手”协议。这个过程并非简单的“数据来了就搬”而是一套由硬件精确控制的协同机制。2.1 TX DMA传输流程与阈值触发逻辑UART的发送TXDMA传输其核心目标是高效、及时地将内存中的数据填充到UART的发送FIFO中确保串行移位寄存器始终有数据可发避免通信中断。传输流程分步拆解数据准备CPU或DMA控制器将待发送的数据块预先存放到一片特定的设备内存区域通常由驱动或应用层预留。这片内存是DMA操作的源地址。DMA请求生成这是最关键的一步。UART模块内部有一个TX FIFO其当前数据量会被实时监控。芯片手册中提到的“可编程阈值”Programmable threshold和“触发级别”Trigger level共同决定了DMA请求的生成时机。以AM62L为例其逻辑是当TX FIFO中的数据量低于或等于设定的“阈值”时UART模块会向DMA控制器发出一个请求信号。例如手册图示中“Threshold 3”意味着当FIFO中剩余空间大于等于3个字节或者说已用空间小于等于FIFO深度 - 3时就会触发DMA请求。DMA响应与数据搬运DMA控制器收到请求后启动一次传输事务从设备内存中读取一个“元素”通常是1字节取决于DMA通道配置并将其写入UART的TX FIFO。这个过程是“元素同步”的即一个DMA请求对应搬运一个数据元素。串行发送UART的发送逻辑会持续监控TX FIFO只要其中有数据就自动将其移出通过TX引脚按照设定的波特率、数据位、停止位等格式串行发送出去。传输结束判定当DMA控制器完成了预设长度的数据传输即搬完了整个数据块它会停止响应UART的DMA请求。最终当UART的TX FIFO和发送保持寄存器THR都为空时标志着本次DMA传输的硬件动作全部完成。此时通常会有一个传输完成中断通知CPU。阈值设定的核心考量设定TX FIFO的DMA触发阈值本质是在平衡“实时性”和“总线效率”之间的矛盾。阈值设得过低例如1FIFO稍微空一点就请求DMA能保证FIFO几乎不空发送延迟极低实时性好。但DMA请求会非常频繁每次只搬1字节总线利用率低可能增加系统总线的负载和功耗。阈值设得过高接近FIFO深度DMA请求次数少每次可以配置DMA搬运多个字节突发传输总线效率高。但风险在于从发出DMA请求到数据填入FIFO存在延迟在此期间FIFO可能被“掏空”导致发送线路上出现不应有的空闲造成通信吞吐量下降或超时。经验值参考对于常见的16字节或64字节深度的UART FIFO一个比较折中的做法是将阈值设置为FIFO深度的1/4到1/2。例如对于64字节的FIFO阈值设为16即FIFO空闲空间16字节时请求DMA既能保证一定的实时性又能让DMA有机会进行小批量传输burst提升效率。具体数值需要结合波特率、系统总线延迟和DMA响应时间来实测调整。注意在IrDA模式下传输结束的判定稍有不同。由于IrDA协议需要在数据结束后发送CRC校验字段和停止标志因此即使TX FIFO和THR寄存器已空硬件实际上还在发送这些尾部信息。所以在IrDA模式下从软件检测到“发送完成”到物理层真正结束传输会有几个比特时间的延迟编程时如切换收发方向必须考虑这个余量。2.2 RX DMA传输流程与中断信号接收RX方向的DMA流程是发送的镜像但触发逻辑更直接。接收流程详解使能接收首先通过配置寄存器使能UART接收器和RX DMA。数据填充FIFO外部数据通过RX引脚串行移入经解串后存入RX FIFO。DMA请求生成RX FIFO的DMA触发通常基于“触发级别”Trigger level。AM62L手册描述为“每接收到一个字节RX FIFO触发级别一个字符就达到了并生成一个DMA请求”。这意味着常见的配置是每收到1个字节FIFO数据量达到预设的触发点通常设为1就立即产生一次DMA请求。这种“来一个搬一个”的模式最为实时。DMA响应与数据搬运DMA控制器将数据从RX FIFO搬移到目标内存地址同样是“元素同步”一次搬1字节。传输结束判定RX DMA传输的结束通常不由FIFO空来标志因为数据是异步到达的。更常见的做法是DMA控制器在搬运完预设的数据量Block Size后产生一个传输完成中断TC。另一种方式是使能UART的“接收超时”中断当FIFO中有数据但一段时间如4个字符时间没有新数据到达时触发通知CPU或DMA来处理已接收的不完整帧。FIFO深度与超时中断的配合对于高速数据流可以将RX FIFO的DMA触发级别设高例如8并配合DMA的突发传输能力让DMA一次请求搬运多个字节减少中断次数。同时必须启用UART的接收超时中断用于处理最后一批不足触发阈值的数据确保数据帧的完整性不被破坏。2.3 寄存器访问模式功能切换的钥匙AM62L的UART模块是一个多功能外设除了标准UART还支持IrDA、CIR等协议。硬件上通过复用同一套寄存器来支持不同功能这就引入了“寄存器访问模式”的概念。它不是指CPU的读写模式而是指同一物理寄存器地址在不同模式下映射到不同功能寄存器的机制。三种核心模式解析操作模式Operational Mode这是外设正常工作、进行数据收发的模式。在此模式下软件访问的是与当前所选功能如UART 16x模式直接相关的数据和控制寄存器。例如地址0x000在UART操作模式下对应接收保持寄存器RHR只读和发送保持寄存器THR只写。配置模式AConfiguration Mode A用于模块的初始化和基础配置。在此模式下可以访问一些在操作模式下“隐藏”起来的配置寄存器。例如地址0x000在配置模式A下对应分频器锁存器低位DLL用于设置波特率。配置模式BConfiguration Mode B用于访问一些特殊的、增强功能的配置寄存器。例如软件流控的XON/XOFF字符寄存器通常在此模式下配置。模式切换的关键——UART_LCR[7]模式切换完全由线路控制寄存器UART_LCR的最高位Bit 7即除数锁存器访问位DLAB来控制这是一个非常经典且重要的设计。UART_LCR[7] 0模块处于操作模式。UART_LCR[7] 1模块进入配置模式。此时具体是模式A还是模式B由UART_LCR寄存器的全部8位值决定若UART_LCR[7:0] ! 0xBF则为配置模式A。若UART_LCR[7:0] 0xBF则为配置模式B。子模式Submode的进一步细分即使在同一种主访问模式下对某些寄存器的访问还受到“子模式”的控制这主要由增强功能寄存器UART_EFR的Bit 4和调制解调器控制寄存器UART_MCR的Bit 6来决定。例如在操作模式下当UART_EFR[4]0或UART_MCR[6]0时地址0x018对应调制解调器状态寄存器MSR。当UART_EFR[4]1且UART_MCR[6]1时地址0x018则对应传输控制寄存器TCR。初始化流程的标准化步骤理解模式后一个稳健的UART初始化流程应如下将模块置于配置模式A设置UART_LCR 0x80即DLAB1且值不为0xBF。配置波特率分频器DLL, DLH、FIFO控制寄存器FCR、线路参数数据位、停止位、校验位但此时LCR的Bit 7为1这些位实际暂未生效。如需设置增强功能如自动流控、特殊字符检测需切换到配置模式B设置UART_LCR 0xBF然后配置EFR等寄存器。最后切换回操作模式设置UART_LCR此时Bit 70并配置好数据格式位使模块开始工作。实操心得在编写驱动时对寄存器的读写一定要封装成函数并在函数内部根据当前所需访问的寄存器自动处理模式切换。切忌在代码中到处直接写UART_LCR 0x80这会导致模式状态混乱引发难以调试的问题。一个良好的做法是在驱动初始化阶段集中完成所有配置模式下的寄存器设置然后一次性进入操作模式。3. 实战配置从寄存器配置到DMA通道联动理论清晰后我们来看如何动手配置。这里以AM62L的UART0使用DMA发送一串数据为例展示关键的配置步骤和代码片段以C语言和类似Linux内核的寄存器访问风格为例。3.1 UART模块初始化与DMA阈值配置首先我们需要完成UART模块的基础初始化并为其DMA传输做好硬件准备。// 假设寄存器基地址定义 #define UART0_BASE 0x02800000 #define UART_LCR (*(volatile uint32_t *)(UART0_BASE 0x00C)) #define UART_DLL (*(volatile uint32_t *)(UART0_BASE 0x000)) #define UART_DLH (*(volatile uint32_t *)(UART0_BASE 0x004)) #define UART_FCR (*(volatile uint32_t *)(UART0_BASE 0x008)) #define UART_MCR (*(volatile uint32_t *)(UART0_BASE 0x010)) #define UART_EFR (*(volatile uint32_t *)(UART0_BASE 0x008)) // 注意EFR与FCR/FCR2共享地址依赖访问模式 #define UART_TX_DMA_THRESHOLD (*(volatile uint32_t *)(UART0_BASE 0x084)) // 1. 进入配置模式A设置波特率 UART_LCR 0x80; // DLAB1进入配置模式A UART_DLL 26; // 假设48MHz时钟目标波特率115200除数 48e6/(16*115200) 26.04 ≈ 26 UART_DLH 0; // 除数高位 // 2. 配置FIFO并启用 UART_FCR 0x07; // 启用TX/RX FIFO并设置触发级别为1字节默认也可通过TCR细调 // 3. 可选进入配置模式B设置增强功能如使能自动CTS/RTS UART_LCR 0xBF; // 进入配置模式B UART_EFR | (1 7) | (1 6); // 使能自动CTS和自动RTS // 注意实际EFR可能需先解锁写0xBF到LCR后再对EFR进行写操作 // 4. 设置TX FIFO DMA触发阈值 // 假设我们使用64字节的FIFO希望当空闲空间16字节时触发DMA请求 // 阈值寄存器通常设置的是触发DMA请求的“水位线”值 UART_TX_DMA_THRESHOLD 16; // 设置阈值为16 // 5. 返回操作模式并设置数据格式 UART_LCR 0x03; // DLAB0, 8位数据1位停止位无校验关键参数计算波特率除数计算公式为DIV 时钟频率 / (波特率 × 模式因子)。对于16倍采样模式UART 16x模式因子16。例如48MHz时钟下配置115200波特率DIV 48,000,000 / (115200 * 16) ≈ 26.04取整为26实际波特率会有微小误差48e6/(16*26) ≈ 115384.6误差约0.16%在可接受范围内。DMA阈值选择这需要权衡。如果系统总线繁忙或DMA响应慢阈值应设小一些如8确保FIFO不空。如果追求总线效率且DMA响应快可以设大一些如32配合DMA的突发传输。一个实用的调试技巧可以先从FIFO深度的1/4开始通过示波器测量发送波形是否出现不该有的空闲间隙或通过软件统计DMA中断频率来调整。3.2 DMA控制器配置与数据搬运接下来配置DMA控制器使其与UART协同工作。这里以内存到外设Memory-to-Peripheral的传输为例。// 假设DMA控制器相关寄存器定义 #define DMA0_BASE 0x02A00000 #define DMA_CH0_SRC_ADDR (*(volatile uint32_t *)(DMA0_BASE 0x010)) #define DMA_CH0_DST_ADDR (*(volatile uint32_t *)(DMA0_BASE 0x014)) #define DMA_CH0_TRANS_COUNT (*(volatile uint32_t *)(DMA0_BASE 0x018)) #define DMA_CH0_CONTROL (*(volatile uint32_t *)(DMA0_BASE 0x01C)) // 待发送的数据缓冲区 uint8_t tx_buffer[] Hello, UART DMA!; uint32_t tx_len sizeof(tx_buffer) - 1; // 不包括字符串结尾的\0 // 1. 配置DMA通道源地址、目标地址、传输数量 DMA_CH0_SRC_ADDR (uint32_t)tx_buffer; // 源地址内存中的数据缓冲区 DMA_CH0_DST_ADDR (uint32_t)(UART0_BASE 0x000); // 目标地址UART的发送保持寄存器(THR) // 注意在操作模式下地址0x000写操作对应THR。需确保UART已处于操作模式。 DMA_CH0_TRANS_COUNT tx_len; // 传输总字节数 // 2. 配置DMA控制寄存器设置传输宽度、地址递增模式、触发源等 uint32_t ctrl_reg 0; ctrl_reg | (0x0 0); // 传输宽度8位字节 ctrl_reg | (1 5); // 源地址递增每次传输后源地址1 ctrl_reg | (0 6); // 目标地址不递增始终指向UART_THR ctrl_reg | (0x2 12); // 触发源选择UART0 TX DMA请求 ctrl_reg | (1 15); // 使能通道 // 可能还需要设置中断使能等位这里省略 DMA_CH0_CONTROL ctrl_reg; // 3. 使能UART的DMA发送模式 // 通常通过UART的FCR或特定的DMA控制寄存器来使能DMA请求输出 // 例如设置FCR的某个位来启用TX DMA请求 UART_FCR | (1 3); // 假设Bit 3是启用TX DMA请求的位需查具体手册配置要点解析目标地址固定DMA的目标地址是UART的THR寄存器它是不变的。因此必须配置DMA为“目标地址不递增”模式。源地址递增数据在内存中是连续存放的所以源地址需要递增。触发源绑定必须正确配置DMA通道的触发源为对应的UART TX DMA请求线。这个映射关系由芯片的交叉开关Crossbar或事件路由器决定需要在系统级配置中确认。传输计数DMA的传输计数寄存器TRANS_COUNT决定了本次传输的总数据量。传输完成后DMA通道会自动禁用或产生中断。3.3 模式切换与功能选择实战最后我们看看如何在UART、IrDA等不同功能间切换这完全依赖于对UART_MDR1寄存器的操。#define UART_MDR1 (*(volatile uint32_t *)(UART0_BASE 0x020)) // 切换UART到IrDA SIR模式 void uart_switch_to_irda_mode(void) { // 1. 首先必须确保模块处于非活动状态无数据传输。通常先禁用UART收发。 // 2. 将模块置于禁用模式MODE_SELECT 0x7这是修改模式前的安全步骤 UART_MDR1 (UART_MDR1 ~0x7) | 0x7; // 清除低3位并设置为0x7禁用 // 3. 等待至少两个模块时钟周期确保设置生效具体等待时间参考手册 delay_us(1); // 简单延时实际应用可能用更精确的等待 // 4. 切换到IrDA SIR模式 UART_MDR1 (UART_MDR1 ~0x7) | 0x1; // MODE_SELECT 0x1 (SIR mode) // 5. 可选根据IrDA模式重新配置相关参数如脉冲宽度等 // 注意在IrDA模式下某些寄存器的含义会发生变化需要参考IrDA专用的寄存器表进行配置。 } // 切换回UART 16x模式 void uart_switch_to_uart_mode(void) { UART_MDR1 (UART_MDR1 ~0x7) | 0x7; // 先禁用 delay_us(1); UART_MDR1 (UART_MDR1 ~0x7) | 0x0; // MODE_SELECT 0x0 (UART 16x) }重要警告在切换UART_MDR1[2:0] MODE_SELECT位域之前必须先将该字段设置为禁用状态0x7等待后再设置目标模式值。这是手册中明确强调的“CAUTION”点直接跨模式切换可能导致模块行为不可预测。4. 避坑指南与高级应用场景在实际项目中仅仅正确配置寄存器往往不够很多问题源于对机制理解的偏差或对细节的忽视。下面分享一些常见的“坑”及其解决方案。4.1 DMA传输中的典型问题与排查问题DMA传输启动后数据只发送了一部分就停止了。排查思路检查DMA传输计数确认DMA_CHx_TRANS_COUNT寄存器设置的值是否正确是否为期望发送的总字节数。检查DMA请求触发条件确认UART的TX FIFO DMA阈值设置是否合理。如果阈值设得过高而DMA初始搬运的数据量不足以填满FIFO到超过阈值可能不会立即触发后续请求。确保首次手动或通过DMA写入THR的数据量能超过(FIFO深度 - 阈值)。检查DMA通道使能与触发源确认DMA通道已使能且触发源事件UART TX DMA请求已正确映射到该通道。检查UART发送器是否使能确保UART的发送功能已开启通常通过MCR寄存器设置。问题使用DMA接收时数据丢失或错位。排查思路确认RX FIFO触发级别如果设置为每收到1个字节触发一次DMA那么在高波特率下DMA请求会非常频繁。需要评估DMA控制器和系统总线是否能及时响应。如果不能可能导致FIFO溢出。可以考虑适当提高触发级别并配合接收超时中断来处理尾部数据。检查DMA目标内存地址确保DMA的目标地址是有效的、可写的内存区域并且没有越界。DMA传输不会产生内存保护错误但会静默地写入错误地址。同步问题在DMA传输完成中断中处理数据时如果CPU同时也在访问同一块内存需要考虑数据一致性缓存一致性问题。对于带Cache的处理器在启动DMA接收前可能需要无效Invalidate接收缓冲区的Cache行在DMA发送完成后可能需要写回Clean或无效发送缓冲区的Cache行。问题从UART模式切换到IrDA模式后通信失败。排查清单模式切换序列是否正确是否严格按照“先禁用0x7- 短暂延时 - 设置新模式”的步骤IrDA专用配置是否完成切换到IrDA模式后波特率分频计算是否按照IrDA的脉冲周期要求重新计算UART_MDR1的其他位如IrDA回环测试位是否配置正确物理层电路IrDA需要红外收发器检查电路是否正常收发器是否使能。寄存器映射变化切换到IrDA模式后部分寄存器的功能发生了变化参考手册中的“IrDA Mode Register Overview”表。例如某些在UART模式下用于流控的寄存器在IrDA模式下可能有其他用途或不可用。确保驱动代码访问的是当前模式下有效的寄存器。4.2 寄存器访问的陷阱“幽灵”写入在配置模式下特别是模式B修改了寄存器切换回操作模式后发现某些功能异常。这可能是因为在配置模式下访问了在操作模式下功能完全不同的寄存器地址造成了意外的配置。最佳实践是将所有配置操作封装在初始化函数中并在进入操作模式后尽量避免再切换回配置模式除非必要。子模式依赖如前所述某些寄存器的映射依赖于UART_EFR[4]和UART_MCR[6]。如果在驱动中不同地方修改了这两个位可能会导致后续访问寄存器时错位。建议在初始化时一次性确定好子模式需求例如是否需要访问TCR来设置FIFO触发级别并设置好EFR[4]和MCR[6]之后在驱动运行期间保持不变。4.3 高级应用动态调整DMA阈值与流控配合在复杂的通信系统中数据流可能不是平稳的。可以结合自动流控Auto-RTS/CTS和动态DMA阈值调整实现自适应流量控制。场景设备作为从机接收主机下发的、长度不固定的数据包。方案初始高阈值将RX FIFO的DMA触发级别设为较高如12DMA配置为突发传输模式如一次传4字节。这可以减少中断次数提高总线效率。启用自动RTS设置UART_EFR[6]1启用自动RTS并合理设置UART_TCR中的HALT和RESTORE触发级别。当RX FIFO数据量超过HALT级别时RTS信号变高无效通知主机暂停发送。动态调整在DMA接收完成中断或接收超时中断中判断当前数据流的特征。如果发现频繁出现接收超时说明数据包小、间隔长可以在中断服务程序中将DMA触发级别调低如设为1并改为单字节传输模式以降低延迟。如果检测到大数据流持续到来则调高阈值启用突发传输。这种动态策略需要驱动层提供灵活的接口并在中断服务程序中快速操作寄存器对系统实时性有一定要求但能显著优化复杂场景下的性能。4.4 调试技巧利用状态寄存器当通信出现问题时不要盲目猜测应首先读取状态寄存器获取硬件状态。UART_LSR线路状态寄存器查看是否有溢出错误OE、奇偶校验错误PE、帧错误FE或线中止BI。这些是定位物理层或协议层问题的第一手信息。UART_IIR中断标识寄存器在中断服务程序中首先读取此寄存器以确定中断源是数据就绪、发送保持寄存器空还是线状态错误从而进行精准处理。FIFO级别寄存器UART_RXFIFO_LVL, UART_TXFIFO_LVL在调试DMA阈值问题时实时读取这两个寄存器可以直观看到FIFO中数据量的变化验证DMA请求触发逻辑是否符合预期。理解UART的DMA机制和寄存器访问模式是深入掌握嵌入式串行通信的关键。它不仅仅是配置几个寄存器那么简单更涉及到系统层面的数据流设计、实时性权衡和硬件协同。从厘清FIFO阈值与DMA请求的关系到掌握三种寄存器访问模式的安全切换再到规避实际开发中的各种陷阱每一步都需要结合芯片手册和实际测试来深化认识。在AM62L这样的复杂SoC上这些知识能帮助你构建出既高效又稳定的通信底层为上层应用提供可靠的数据通道。