相关阅读Design Compilerhttps://blog.csdn.net/weixin_45791458/category_12738116.html?spm1001.2014.3001.5482有时候用户想快速获得网表结果比如在拓扑模式下需要首先第一遍综合得到用于布图规划的网表即关注点主要为结果时间(TTR)而非结果质量(QoR)。Design Compiler NXT在2022版本添加了compile_ultra命令的-only_map选项用于实现该功能。其实在很久之前Design Compiler中存在set_map_only命令该命令可用于设置单元的map_only属性当该属性为true时单元在综合过程中会跳过逻辑级优化包含展开(Flattening)和结构化(Structuring)直接进行门级优化。结构化是一种基于设计约束的逻辑级优化技术主要通过在GTECH网表中引入中间变量和逻辑结构将设计中重复出现的子函数提取出来并进行因式分解从而减少整体逻辑量达到降低设计面积的目的。Design Compiler会根据子函数的规模及其在设计中出现的次数评估提取该子函数的收益因此结构化更适合应用于非关键时序路径以便在改善面积的同时尽量避免影响关键路径的时序。展平是一种逻辑级优化技术其目标是将组合逻辑转换为两级与项之和(Sum-of-Products, SOP)表示形式。该过程独立于设计约束执行通过移除设计中的中间变量及其关联的逻辑结构消除原有的多级逻辑组织形式使组合逻辑能够以两级逻辑实现从而有利于提高电路速度。不过展平可能增加逻辑规模因此实际面积和时序收益仍取决于具体设计及后续映射结果。-only_map选项用于启动Map Only Flow此时Design Compiler仅执行部分优化和基于面积的优化如下所示1、高层次优化与数据通路优化关于该优化更详细内容可以参考下面的博客。Design Compiler高层次优化与数据通路优化https://chenzhang.blog.csdn.net/article/details/1498832922、边界优化(Boundary Optimization)、常量传播及常量触发器移除(Constant Propagation)、不可读单元的移除(Unread Cell Removal)等基本优化关于这些优化更详细内容可以参考下面的博客。Design Compiler边界优化(Boundary Optimization)https://blog.csdn.net/weixin_45791458/article/details/145666047?spm1001.2014.3001.5501Design Compiler常量触发器的移除https://chenzhang.blog.csdn.net/article/details/157099522Design Compiler不可读单元的移除https://chenzhang.blog.csdn.net/article/details/1570995383、功耗管理单元如隔离单元(Isolation Cell)、电压转换器(Level Shifter)的插入。4、时钟门控单元的插入如同时使用了-gate_clock选项。需要注意的是该-only_map选项不能和-incremental选项一起使用即无法在Map Only Flow中进行增量综合。虽然该流程能够快速生成网表用于约束生成、约束分析以及网表仿真等但不能用于结果质量对比也不能将其作为下一次综合的起点。