1. EPG模块嵌入式系统里的“信号魔术师”在嵌入式系统开发尤其是工业控制、电机驱动和数字电源这些对时序和信号完整性要求极高的领域我们常常需要生成一些“非标准”的时钟或数据流。比如你想测试一个新设计的SPI从设备需要主设备发送特定模式的数据或者在电机控制中你需要几路相位精确可调的PWM信号作为参考又或者你想模拟一个自定义的串行协议来与外部传感器通信。传统做法是什么要么用CPU软件模拟大量占用宝贵的MIPS资源时序还未必精准要么用外置的CPLD或FPGA增加了BOM成本和设计复杂度。这时候德州仪器TIC2000系列微控制器内置的嵌入式模式生成器Embedded Pattern Generator, EPG模块就像一位藏在芯片内部的“信号魔术师”能帮你优雅地解决这些问题。它不是另一个简单的定时器或PWM模块而是一个高度可配置的硬件状态机专门用于生成和捕获复杂的、同步的时钟与数据模式。其核心价值在于它将信号生成的负担从CPU转移到了专用硬件上实现了高精度、低延迟、零CPU开销的信号处理。简单来说EPG模块由两大核心部分组成时钟生成器CLKGEN和信号生成器SIGGEN。CLKGEN负责产生基准时钟及其分频、偏移版本为整个系统提供节拍。SIGGEN则是一个强大的64位可编程移位/循环寄存器能够根据CLKGEN提供的时钟按照你预设的模式如左移、右移、循环、位反转输出或捕获数据流。你可以把它想象成一个高度定制化的、可连接到任意GPIO的“微型串行发送/接收机”。对于嵌入式软件和硬件工程师而言深入理解EPG意味着你手中多了一件强大的武器。无论是进行系统自测试Built-In Self-Test, BIST、协议仿真、还是生成复杂的多路同步控制信号EPG都能提供硬件级的可靠性和灵活性。接下来我们就抛开枯燥的数据手册语言从实际应用的角度一步步拆解这位“魔术师”的戏法。2. 核心架构与工作原理深度拆解要玩转EPG不能只停留在调用DriverLib函数的层面必须理解其内部的数据流和控制逻辑。这能帮助你在调试时准确定位问题并设计出更高效的配置方案。2.1 时钟生成器CLKGEN一切时序的源头EPG模块的时钟源EPGCLK来自系统时钟PERx.SYSCLK。CLKGEN模块的核心是一个可编程的分频计数器和一套时钟门控逻辑。2.1.1 分频与时钟输出机制每个CLKGEN模块例如CLKGEN0包含一个分频计数器其计数周期由CLKDIVx_CTL0.PRD寄存器定义。这个计数器从0开始向上计数达到PRD值后归零如此循环。PRD0时分频系数为1即不分频PRDN时分频系数为N1。基于这个计数器CLKGEN能产生两类共8个时钟输出GCLK (Gated Clock)这是经过门控的EPG输入时钟。当计数器的值等于CLKDIVx_CLKOFFSET.CLKyOFFSET(y0~3) 中设定的偏移值时对应的CLKOUTy_GCLK输出一个脉冲一个EPGCLK周期的高电平。你可以把它理解为在分频周期内在特定时刻产生一个“时钟使能”信号。DCLK (Divided Clock)这是具有约50%占空比的时钟。当计数器值小于(PRD/2)时CLKOUTy_DCLK为高电平大于等于(PRD/2)时为低电平。当PRD0时DCLK就等于EPGCLK本身。DCLK是生成标准方波时钟如SPI SCK的理想选择。关键点四个CLKOUTyy0~3共享同一个分频计数器但每个都可以通过CLKyOFFSET独立设置其GCLK输出的相位偏移。这使得你可以轻松生成多路同步但相位可调的时钟信号。2.1.2 时钟启停逻辑Clock Stop这是EPG设计中的一个精妙之处关乎信号生成的启动和停止的确定性。RUNCLOCK信号是时钟生成电路的总开关。它的行为由GCTL0.EN全局使能、SIGGENx_CTL0.EN信号生成器使能和CLKDIVx_CTL0.CLKSTOP配置共同决定。其工作逻辑如下启动当GCTL0.EN和任意一个SIGGENx_CTL0.EN同时被置位且PRD ! 0时RUNCLOCK立即被置位时钟生成开始。停止情况稍复杂如果GCTL0.EN被清零RUNCLOCK会无条件立即清零所有时钟生成停止。如果只是SIGGENx_CTL0.EN被清零例如一次移位完成RUNCLOCK不会立即停止。此时CLKSTOP字段发挥作用。你可以配置时钟在 CLKOUT0~CLKOUT3 中任意一个的下降沿停止。这确保了时钟停止在一个确定的、完整的边沿避免了产生残缺的时钟脉冲对于需要严格帧结束的通信协议至关重要。在重复移位模式如SHIFT_RIGHT_REPEAT下如果SIGGENx.DATA0和SIGGENx.DATA1寄存器在下一轮移位开始前未被写入新数据时钟也会停止等待数据填充。实操心得理解时钟停止逻辑对于实现“按需发送”功能很重要。例如在SPI主从通信模拟中发送完一帧数据后你希望SCK时钟立即停止在一个确定的状态通常是高电平或低电平的空闲状态而不是随机停止。通过合理设置CLKSTOP可以确保这一点。2.2 信号生成器SIGGEN数据流的引擎SIGGEN是EPG的数据处理核心。它本质上是一个64位由SIGGENx_DATA1和SIGGENx_DATA0组成的可编程移位寄存器但功能远不止于此。2.2.1 核心数据通路参考手册中的图20-5数据通路可以简化为以下流程数据源选择64位数据总线DATA[63:0]的来源可以是SIGGENx_DATA1/0寄存器也可以是外部通过EPGIN[7:0]引脚捕获的数据通过SIGGENx_CTL1.DATAy_INSEL配置。这赋予了EPG数据捕获能力。输入位反转可选通过设置SIGGENx_CTL0.BRIN 1可以对输入到变换模块的数据DATATRANIN[63:0]进行位反转。这在处理MSB-first协议时非常有用。数据变换这是核心操作由SIGGENx_CTL0.MODE控制。变换在DATATRANIN总线上进行结果输出到DATATRAN[63:0]。模式包括位敲击BIT_BANG、左/右移位SHIFT、左/右循环ROTATE每种模式又有“单次ONCE”和“重复REPEAT”之分。输出位反转可选通过设置SIGGENx_CTL0.BROUT 1可以对变换后的输出数据再次进行位反转。输出映射最终DATATRAN[63:0]总线上的数据根据是否处于BIT_BANG模式被映射到8个输出端口DATATRANOUT[7:0]上。在非BIT_BANG模式通常是低8位DATATRAN[7:0]直接输出。在BIT_BANG模式则是DATATRAN[0], DATATRAN[8], DATATRAN[16] ... DATATRAN[56]这8个位被输出这允许你同时控制8个独立的GPIO位。2.2.2 活动寄存器ACTIVE Register的加载机制SIGGENx_DATAy_ACTIVE是实际参与移位/循环操作的“工作寄存器”。理解它何时从用户写入的DATAy寄存器加载数据是关键。手册中的表20-1是黄金法则这里用更直白的语言解释常规加载当SIGGENx_CTL0.EN 0模块禁用时向DATA0或DATA1写入数据会直接更新对应的ACTIVE寄存器。这是初始化数据最常用的方式。重复模式下的自动重载在SHIFT_*_REPEAT和ROTATE_*_REPEAT模式下当完成BITLENGTH次移位后硬件会自动检查数据寄存器是否已更新如果BITLENGTH 32只要DATA0或DATA1中有任何一个被写入新值就会触发将{DATA1, DATA0}整个64位数据加载到ACTIVE寄存器然后继续下一轮移位。如果BITLENGTH 32则需要DATA0和DATA1都被写入新值才会触发重载。如果数据寄存器未被更新ACTIVE寄存器保持原值移位操作暂停时钟也可能停止见时钟停止逻辑等待新数据。单次模式在*_ONCE模式下完成BITLENGTH次操作后EN位会被硬件自动清零移位停止。ACTIVE寄存器不会自动重载需要软件重新使能并写入数据。注意事项MODE和BITLENGTH这两个关键配置位只能在SIGGENx_CTL0.EN 0时进行修改。在模块运行时修改它们会导致未定义的行为。这是一个常见的配置错误点。3. 从寄存器到代码实战配置指南理解了原理我们来看如何动手配置。TI提供了DriverLib库函数但直接操作寄存器能让你更清晰地理解每一步在做什么。我们以生成一个SPI主设备信号为例结合手册中的示例进行解析。3.1 基础配置流程无论实现何种功能EPG的初始化流程都有一个通用模式全局使能与配置锁定在修改关键配置前有时需要先通过EPGLOCK和EPGCOMMIT寄存器解锁。但许多简单应用在默认未锁定时可直接配置。配置时钟生成器CLKGEN设置分频比PRD和各时钟输出的偏移CLKyOFFSET。配置信号生成器SIGGEN设置工作模式MODE、位长度BITLENGTH、输入输出位反转BRIN,BROUT以及数据输入选择DATAy_INSEL。写入初始数据向SIGGENx_DATA1和SIGGENx_DATA0写入要发送的数据模式。配置输出路由通过GCTL2/GCTL3选择每个EPGOUTx引脚输出的是哪个CLKGEN的DCLK还是哪个SIGGEN的DATATRANOUTy。同时通过EPGMXSEL寄存器决定是否用EPGOUTx去覆盖其他外设如SPI、SCI的输入信号。连接GPIO通过输出交叉开关Output XBAR将EPGOUTx信号连接到具体的GPIO引脚。启动最后置位GCTL0.EN和SIGGENx_CTL0.EN启动信号生成。3.2 案例解析生成SPI时钟与数据MSB First我们详细剖析手册中的Example 20-3: Serial Data Bit Stream (MSB first)。这个例子展示了如何用EPG模拟一个SPI主设备以分频比8即PRD7的速率发送32位数据BITLENGTH0x20且高位MSB先出。步骤拆解与寄存器配置背后的逻辑目标分析我们需要两个同步信号一个时钟SCK和一个数据线MOSI。时钟是50%占空比的方波数据在时钟边沿变化。时钟生成CLKDIV0_CTL0.PRD 0x7分频系数为8。假设EPGCLK100MHz则生成的DCLK频率为12.5MHz。CLKDIV0_CLKOFFSET.CLK0OFFSET 0x0CLKOUT0无偏移。我们将用CLKOUT0_DCLK作为SPI时钟SCK。信号生成器模式选择SIGGEN0_CTL0.MODE 0x1(SHIFT_RIGHT_ONCE)选择右移一次模式。这意味着在每个时钟周期64位数据向右移动一位最高位补0最低位移出。这天然是LSB First的行为。但我们需要MSB First。如何实现这里用了一个巧妙的组合SIGGEN0_CTL0.BRIN 1输入位反转。在数据进入变换模块前先将其位序反转。这样原始数据的最高位MSB经过反转后变成了最低位LSB。SIGGEN0_CTL0.BROUT 1输出位反转。经过右移变换后数据再次被反转回来。由于右移操作是在反转后的数据上进行的移出的“最低位”实际上是原始数据的“最高位”。再经过输出反转就变回了正确的位序并从DATATRANOUT端口输出。最终效果从外部看数据是MSB先被移出。这是一个非常经典的硬件数据位序处理技巧。输出路由GCTL0.EPGOUT0SEL 0x0选择信号复用器输出即SIGGEN的输出到EPGOUT0。这个EPGOUT0将作为我们的MOSI数据线。GCTL3.EPGOUT0_SIGOUTSEL 0x4这是关键它选择SIGGEN0.DATATRANOUT[4]连接到EPGOUT0。为什么是4因为经过64位反转和右移操作后第31位32位数据的MSB会被映射到DATATRANOUT[4]上具体映射关系需参考硬件设计。这步配置完成了数据位的正确映射。GCTL2.EPGOUTx_CLKOUTSEL在这个例子中手册表格未显示对GCTL2的配置意味着时钟输出可能通过另一个EPGOUT引脚如EPGOUT1路由并配置为选择CLKGEN0.CLKOUT0_DCLK。我们需要在代码中补充这一步将SCK时钟输出到另一个GPIO。数据准备SIGGEN0_DATA0和SIGGEN0_DATA1被写入0xAA55CCCC和0xAA5555AA等测试数据。由于我们设置了BITLENGTH32只有低32位数据会被使用和移位。启动与中断配置完成后使能GCTL0.EN和SIGGEN0_CTL0.EN。在SHIFT_RIGHT_ONCE模式下完成32次移位后SIGGEN0_CTL0.EN会自动清零同时可以产生中断如果使能了GINTEN.SIGGEN0_DONE。在中断服务程序中我们可以准备下一帧要发送的数据并重新使能SIGGEN0_CTL0.EN来发送。对应的C代码片段基于寄存器直接操作可能如下所示// 假设 EPG1 模块基地址已定义 volatile struct EPG_REGS* epg Epg1Regs; volatile struct EPG_MUX_REGS* epgMux Epg1MuxRegs; void EPG_SPI_Master_MSB_Init(void) { // 1. 确保模块禁用 epg-GCTL0.bit.EN 0; // 2. 配置时钟生成器0分频比8无偏移 epg-CLKDIV0_CTL0.bit.PRD 7; // 分频系数 PRD 1 8 epg-CLKDIV0_CLKOFFSET.bit.CLK0OFFSET 0; // 3. 配置信号生成器032位移位MSB First模式 epg-SIGGEN0_CTL0.bit.BITLENGTH 32 - 1; // 注意BITLENGTH定义的是参与操作的位数 epg-SIGGEN0_CTL0.bit.MODE 1; // SHIFT_RIGHT_ONCE epg-SIGGEN0_CTL0.bit.BRIN 1; // 输入位反转 epg-SIGGEN0_CTL0.bit.BROUT 1; // 输出位反转 // 4. 写入要发送的32位数据 (示例: 0xAA55CCCC) epg-SIGGEN0_DATA0 0xCCCCAA55; // 注意存储顺序低32位在DATA0 // 如果BITLENGTH32才需要配置DATA1 // epg-SIGGEN0_DATA1 ...; // 5. 配置输出路由 // 5.1 EPGOUT0 输出 SIGGEN0.DATATRANOUT[4] (映射后的MSB数据位) epg-GCTL0.bit.EPGOUT0SEL 0; // 选择信号MUX输出 epg-GCTL3.bit.EPGOUT0_SIGOUTSEL 4; // 选择 SIGGEN0_OUT[4] // 5.2 EPGOUT1 输出 CLKGEN0.CLKOUT0_DCLK (SPI时钟) epg-GCTL0.bit.EPGOUT1SEL 1; // 选择时钟MUX输出 epg-GCTL2.bit.EPGOUT1_CLKOUTSEL 0; // 选择 CLKGEN0.CLKOUT0_DCLK // 5.3 配置输出交叉开关将EPGOUT0/1连接到具体GPIO (例如GPIO24, GPIO25) // 此处代码依赖于具体器件GPIO MUX配置略。 // 6. (可选)配置中断在移位完成后产生中断 epg-GINTEN.bit.SIGGEN0_DONE 1; // 使能SIGGEN0完成中断 // 配置PIE将EPG中断连接到CPU中断向量... // 7. 使能模块 epg-GCTL0.bit.EN 1; } void EPG_SPI_StartTransmission(void) { // 在发送前确保EN0时可以更新数据如果需要更新 if (epg-SIGGEN0_CTL0.bit.EN 0) { epg-SIGGEN0_DATA0 newTxDataLow; // epg-SIGGEN0_DATA1 newTxDataHigh; // 如果需要 } // 启动一次移位传输 epg-SIGGEN0_CTL0.bit.EN 1; } // 中断服务函数 __interrupt void EPG_ISR(void) { if (epg-GINTSTS.bit.SIGGEN0_DONE) { // 一帧32位数据发送完成 // 1. 清除中断标志 epg-GINTCLR.bit.SIGGEN0_DONE 1; // 2. 可以准备下一帧数据并重新启动发送 // EPG_SPI_StartTransmission(); } // ... 清除PIE中断标志等 }3.3 案例解析生成带偏移的同步时钟再看Example 20-1: Synchronous Clocks with Offset。这个例子展示了如何生成4个频率相同分频比12但边沿依次延迟2个EPGCLK周期的同步时钟。核心技巧在于利用SIGGEN的ROTATE_RIGHT_REPEAT模式和64位数据寄存器时钟源所有时钟都使用同一个CLKGEN0PRD 12。信号生成器配置MODE 0x3(ROTATE_RIGHT_REPEAT)循环右移模式。这会生成一个周期性的波形。BITLENGTH 12操作位宽为12位与时钟分频比一致。数据魔术关键在于初始化SIGGEN0_DATA0和SIGGEN0_DATA1寄存器。它们共同组成一个64位的数据模式。通过在这64位空间的不同位置放置“1”并在12位窗口内循环右移就可以在DATATRANOUT[0]到DATATRANOUT[7]上产生相位不同的方波。例子中SIGGEN0_DATA0[11:0]被初始化为0000 0111 1110二进制。这12位中有6个1和6个0循环右移时将产生50%占空比的波形作为第一个时钟CLK0。SIGGEN0_DATA0[27:16]被初始化为0001 1111 1000。这相当于将上面的模式左移了2位或右移了10位。当它被映射到DATATRANOUT[1]并输出时就产生了相对于CLK0延迟2个时钟周期的CLK1。同理SIGGEN0_DATA1[11:0]和SIGGEN0_DATA1[27:16]被用来生成延迟4个和6个周期的CLK2和CLK3。输出映射通过GCTL3寄存器将SIGGEN0.OUT[0]到OUT[3]分别映射到EPGOUT0到EPGOUT3。这种方法非常巧妙它用单个SIGGEN模块同时产生了多路相位可调的时钟节省了硬件资源。这对于需要多路相位同步PWM的应用如多相交错式DC-DC转换器非常有价值。4. 高级应用与配置技巧掌握了基础配置后我们可以探索一些更高级的应用场景和配置技巧。4.1 实现自定义串行协议捕获EPG不仅能生成还能捕获数据。通过配置SIGGENx_CTL1.DATA0_INSEL和DATA63_INSEL等字段可以将特定的EPGINx输入引脚连接到数据寄存器的特定位。例如你想捕获一个8位的串行数据流LSB first并与一个内部生成的时钟同步配置一个CLKGEN产生捕获时钟DCLK。配置一个SIGGEN工作在SHIFT_LEFT_ONCE或ROTATE_LEFT_ONCE模式BITLENGTH8。将DATA0_INSEL设置为连接外部数据线的EPGIN引脚编号。将SIGGEN的时钟源设置为步骤1生成的DCLK。使能SIGGEN。在每个捕获时钟的上升沿或下降沿取决于设计外部数据位会被采样并移入64位活动寄存器。当BITLENGTH(8) 次移位完成后SIGGENx_DONE标志置位可以触发中断。在中断中读取SIGGENx_DATA0_ACTIVE的低8位即可获得捕获到的一个完整字节。4.2 与片上其他外设联动EPG的EPGOUTx信号可以通过EPGMXSEL寄存器覆盖其他外设的输入。这是一个强大功能。应用场景硬件SPI从设备测试。传统方法需要另一个MCU或工具作为SPI主设备来测试你的从设备。使用EPG你可以用EPG生成精确的SPI SCK和MOSI信号并通过EPGMXSEL将它们直接路由到片上SPI外设的SCK和SIMO输入引脚。这样你的SPI从设备代码就可以在同一颗C2000芯片上用EPG模拟的主设备进行全速、实时的硬件测试无需任何外部连接。4.3 使用DriverLib库简化开发虽然直接操作寄存器有助于理解但TI的DriverLib提供了更安全、可读性更高的API。例如配置时钟生成器#include driverlib.h void configureEPGClock(void) { // 初始化EPG模块 EPG_initModule(EPG1_BASE); // 配置时钟分频器0分频系数为16 (PRD 15) EPG_setClockDividerPeriod(EPG1_BASE, EPG_CLOCK_DIVIDER_0, 15); // 配置时钟输出0的偏移为2个源时钟周期 EPG_setClockOffset(EPG1_BASE, EPG_CLOCK_DIVIDER_0, EPG_CLOCK_OUTPUT_0, 2); // 选择EPGOUT1信号源为CLKGEN0的CLKOUT0_DCLK EPG_selectClockOutputSource(EPG1_BASE, EPG_OUTPUT_1, EPG_CLKGEN0_CLKOUT0_DCLK); // 选择EPGOUT0信号源为SIGGEN0的DATATRANOUT0 EPG_selectSignalOutputSource(EPG1_BASE, EPG_OUTPUT_0, EPG_SIGGEN0_DATATRANOUT0); // 配置SIGGEN0为右移重复模式位长度16使能输入输出位反转 EPG_setSignalGeneratorMode(EPG1_BASE, EPG_SIGNAL_GENERATOR_0, EPG_MODE_SHIFT_RIGHT_REPEAT); EPG_setSignalGeneratorBitLength(EPG1_BASE, EPG_SIGNAL_GENERATOR_0, 16); EPG_enableSignalGeneratorBitReverseIn(EPG1_BASE, EPG_SIGNAL_GENERATOR_0); EPG_enableSignalGeneratorBitReverseOut(EPG1_BASE, EPG_SIGNAL_GENERATOR_0); // 写入数据 EPG_writeSignalGeneratorDataLow(EPG1_BASE, EPG_SIGNAL_GENERATOR_0, 0xABCD); EPG_writeSignalGeneratorDataHigh(EPG1_BASE, EPG_SIGNAL_GENERATOR_0, 0x1234); // 使能中断 EPG_enableInterrupt(EPG1_BASE, EPG_INT_SIGGEN0_DONE); // 使能EPG全局时钟和信号生成器 EPG_enableModule(EPG1_BASE); EPG_enableSignalGenerator(EPG1_BASE, EPG_SIGNAL_GENERATOR_0); }使用DriverLib可以避免直接操作位域的错误并提高代码的可移植性。5. 常见问题与调试实战记录在实际项目中使用EPG难免会遇到一些坑。下面分享几个典型问题和排查思路。5.1 问题没有信号输出检查清单全局使能GCTL0.EN是否置1这是最容易被忽略的一步。时钟源EPG模块的输入时钟EPGCLK是否使能它来自PERx.SYSCLK确保系统时钟配置正确且该外设时钟被使能。SIGGEN使能SIGGENx_CTL0.EN是否置1PRD值CLKDIVx_CTL0.PRD是否为0如果为0DCLK频率等于EPGCLK可能过快。确保它被设置为一个有效的分频值例如≥1。输出路由EPGOUTxSEL和EPGOUTx_SIGOUTSEL/EPGOUTx_CLKOUTSEL配置是否正确是否真的将信号路由到了你期望的EPGOUT引脚GPIO复用是否通过输出交叉开关Output XBAR将EPGOUTx连接到了具体的GPIO引脚该GPIO是否被配置为外设功能而非普通IO寄存器锁定检查EPGLOCK寄存器确保你要配置的寄存器位段没有被锁定。EPGCOMMIT寄存器是一次性写入锁定的。5.2 问题信号输出频率或占空比不对频率问题计算DCLK频率F_dclk F_epgclk / (PRD 1)。检查你的PRD值计算是否正确。确认EPGCLK的频率。它可能不等于CPU主频而是经过分频的外设时钟。占空比问题DCLK的占空比固定为~50%。如果占空比异常检查PRD值是否为偶数对于奇数PRD高电平周期是(PRD1)/2取整低电平周期是(PRD1)/2取整或加一可能不是精确的50%。如果是用SIGGEN生成自定义占空比的波形如PWM检查你写入DATA0/DATA1的位模式是否正确。在循环模式下一个周期内的1和0的数量比例决定了占空比。5.3 问题数据移位顺序错误MSB/LSB混淆根本原因没有正确处理EPG的移位方向和位反转配置。解决方案LSB First使用SHIFT_RIGHT_*模式并设置BRIN0,BROUT0。MSB First使用SHIFT_RIGHT_*模式并设置BRIN1,BROUT1如示例20-3。或者使用SHIFT_LEFT_*模式并设置BRIN0,BROUT0。需要根据硬件输出具体映射关系DATATRANOUT[y]来调整。最佳实践先用一个简单的已知数据模式如0x00000001进行测试用逻辑分析仪观察输出确定位序后再进行复杂数据发送。5.4 问题中断不触发检查清单中断使能GINTEN寄存器中对应的SIGGENx_DONE或SIGGENx_FILL位是否置1PIE配置是否将EPG的中断号正确地配置到了PIE外设中断扩展模块并分配了对应的CPU中断向量是否在PIE和CPU级别使能了中断中断标志GINTSTS中的标志位是否被置起有时操作顺序不当会导致标志位立即被置起。可以在使能模块前先清除一次中断标志。操作模式在BIT_BANG模式下DONE和FILL中断是不会产生的。确保你使用的模式如SHIFT_RIGHT_ONCE支持中断。全局中断使能CPU的全局中断是否打开EINT5.5 调试技巧善用活动寄存器SIGGENx_DATAy_ACTIVE是只读寄存器反映了数据变换模块当前正在处理的数据。在调试时实时读取这个寄存器比读DATAy寄存器更能反映实际运行状态。分步调试先让时钟生成部分单独工作。配置一个CLKGEN将其DCLK输出到GPIO用示波器测量频率和占空比是否正确。然后再添加SIGGEN数据生成功能。使用BIT_BANG模式验证通路在BIT_BANG模式下写入DATA0的数据会直接出现在输出位上。这是一个快速验证GPIO路由、输出映射是否正确的好方法。写0xAAAAAAAA和0x55555555这样的交替模式用示波器或逻辑分析仪观察非常直观。逻辑分析仪是你的朋友对于时序分析没有比逻辑分析仪更好的工具了。同时抓取EPG生成的时钟和数据线可以清晰地看到偏移、相位、数据位序等所有细节。EPG模块是C2000器件中一颗隐藏的明珠它为硬件在环测试、通信协议仿真和复杂时序生成提供了强大的原生支持。花时间深入理解其机制能在许多需要精密信号控制的场合帮你省去外部分立器件实现更简洁、更可靠、成本更优的系统设计。