1. 项目概述从MIPI DSI到eDP的桥梁在平板电脑、二合一笔记本乃至一些高端智能座舱显示系统的硬件设计里我们常常会遇到一个核心的互连问题主处理器比如手机SoC或嵌入式AP的视频输出接口是MIPI DSI而目标显示屏的输入接口却是eDP。这两种协议虽然都是高速串行接口但电气特性、编码方式和链路管理机制截然不同无法直接相连。这时候就需要一个“翻译官”——桥接芯片。德州仪器TI的SN65DSI86和SN65DSI96就是专为这个角色设计的明星器件。我经手过好几个从瑞芯微、晶晨平台DSI输出转接到eDP屏的项目这两颗芯片几乎是首选方案。简单来说SN65DSI86/96是一个双向协议转换器但它只进行单向的视频数据流转换从DSI到eDP。它接收来自处理器的MIPI DSI信号经过时钟数据恢复、解包、重新定时和打包最终转换成符合VESA DisplayPort 1.2a/eDP 1.4标准的信号输出给显示屏。SN65DSI96相比SN65DSI86多集成了TI的Assertive Display技术主要用于动态提升画面对比度和色彩表现对于硬件设计而言两者引脚完全兼容设计指南基本通用。本文不会过多讨论软件配置和寄存器操作那是驱动工程师的领域我们将聚焦于硬件工程师的战场如何根据官方指南和实际项目经验在PCB上正确地“摆放”和“连接”这颗芯片确保高速信号的质量和系统稳定性。这涉及到电源树规划、高速差分对的精密布线、时钟处理以及一系列容易被忽略的配置引脚处理任何一个环节的疏忽都可能导致屏幕无显示、花屏或者间歇性闪屏。2. 核心设计思路与方案选型考量当你决定采用SN65DSI86/96时意味着你已经确定了系统架构一个带MIPI DSI输出的主控和一块eDP接口的显示屏。接下来的硬件设计本质上是在为数据流搭建一条从“源头”到“目的地”的高速公路而桥接芯片就是这条路上的核心枢纽。设计思路必须围绕“信号完整性”和“电源完整性”这两个高速设计永恒的主题展开。2.1 为什么是SN65DSI86/96市场上有其他品牌的DSI转eDP方案但TI的这两颗芯片之所以流行有几个关键原因。首先是兼容性好支持双通道DSI输入每个通道4条数据线1条时钟线可以灵活适配处理器的一路或两路DSI输出最大化利用带宽以支持高分辨率如2K和高刷新率屏幕。其次它支持高达5.4 Gbps/lane的HBR2速率足以应对绝大多数消费电子产品的显示需求。最重要的是其可编程的通道映射Lane Assignment和极性翻转Polarity Inversion功能为PCB布线提供了巨大的灵活性这是很多竞品所不具备的能有效减少层数、降低设计难度和成本。2.2 设计前的关键决策点在画原理图第一根线之前必须明确以下几点DSI输入配置你的处理器是使用单通道DSI还是双通道DSI每条数据通道的速率是多少这决定了你需要连接芯片的哪些DSI差分对DA或DB以及后续的带宽计算。eDP输出配置你的屏幕需要几通道eDP常见的有1 lane、2 lanes和4 lanes。这决定了你需要使用芯片的哪几个MLMain Link物理通道。即使屏幕是4 lanes在某些低分辨率模式下也可能只使用部分通道以节能。参考时钟REFCLK来源芯片需要一个外部的参考时钟频率可以是12, 19.2, 26, 27, 38.4 MHz。这个时钟通常由主处理器或专用的时钟发生器提供。你需要确认时钟源的频率、电平通常是1.8V LVCMOS和驱动能力。一个更优的选择是直接使用DSI的时钟DSI_CLKA作为PLL参考这可以简化设计并提升时钟同步性但需要软件配置支持。控制接口芯片通过I2C进行配置。你需要为其分配一个I2C总线地址通过ADDR引脚设置并规划好上拉电阻和走线。GPIO功能芯片的GPIO[4:1]引脚功能是可配置的常用作屏电源使能、背光使能、复位输出等。你需要根据屏的时序要求提前规划好这些引脚的功能或者在原理图上预留调整余地。注意务必在项目初期与软件驱动工程师对齐以上配置。硬件设计是软件配置的物理基础例如DSI通道数、eDP通道映射关系、GPIO功能定义等必须在硬件设计阶段就确定下来并体现在原理图和PCB设计中后期通过软件寄存器配置来匹配。避免出现硬件连线不支持软件所需功能的情况。3. 电源系统设计与去耦网络部署电源是芯片稳定工作的基石对于SN65DSI86/96这种混合信号高速芯片尤其如此。它内部集成了数字逻辑、高速模拟SerDes串行器/解串器和锁相环PLL不同的模块对电源噪声的敏感度不同因此芯片设计了多达4组电源引脚必须分开处理。3.1 四路电源详解与设计要点VCC (1.2V)这是芯片数字核心的电源。它为内部的状态机、配置逻辑、数据路径处理等数字电路供电。设计要求相对直接需要一个干净的1.2V电源平面。关键点在于去耦电容的布局。每个VCC引脚芯片数据手册会明确有几个都必须就近放置一个100nF0.1uF的陶瓷电容推荐0402或0201封装。这个电容的作用是为芯片瞬间的电流需求提供本地能量库滤除高频噪声。所有VCC引脚应该通过过孔直接连接到1.2V电源平面。VCCA (1.2V)这是模拟电源专门给DSI接收器和DisplayPort发射器的模拟前端电路供电。这部分电路对噪声极其敏感电源上的任何纹波都可能直接调制到高速串行信号上导致眼图质量下降、误码率升高。因此VCCA的处理需要比VCC更加谨慎。除了每个引脚就近放置100nF电容外官方还建议可以额外并联一个10nF的电容以提供更宽频段的噪声滤波。布局上VCCA的走线应该尽量短而粗并且最好与数字电源VCC在芯片下方或附近就进行磁珠或0欧姆电阻隔离避免数字开关噪声串扰到模拟电源。即使使用同一路1.2V电源也强烈建议通过磁珠如600Ω100MHz隔离后供给VCCA。VPLL (1.8V)这是给DisplayPort输出PLL供电的专用电源。PLL是产生高速串行数据时钟的心脏对电源噪声的敏感度最高。官方指南用“critical”来形容其滤波的重要性。推荐使用一个π型滤波电路在电源入口处放置一个1μF的电容储能滤低频然后串联一个磁珠或小电阻进一步隔离噪声在靠近VPLL引脚的位置并联放置100nF和10nF的电容滤高频。这种组合能确保在很宽的频率范围内都为PLL提供一个“平静”的电源环境。VCCIO (1.8V)这是芯片I/O接口的电源用于GPIO[4:1]、ADDR、I2C等引脚的电平。它决定了这些引脚的逻辑高电平电压。你需要确保这个1.8V电源与主处理器侧控制引脚的电压域匹配。同样每个VCCIO引脚需要就近放置一个100nF的去耦电容。3.2 电源设计实操心得电容选型所有去耦电容务必选择高频特性好的多层陶瓷电容MLCC如X7R或X5R材质。封装优先0201其次0402以减小寄生电感。布局优先級去耦电容的布局优先级是VPLL VCCA VCC/VCCIO。必须确保电容的GND端到芯片GND引脚或过孔的回流路径最短通常是将电容放在芯片背面对应的引脚正下方通过盲孔或短走线连接。电源分割在PCB上VCCA和VPLL的电源走线或铜皮应被地平面包围与其他高速信号尤其是时钟和差分对保持足够距离防止耦合噪声。实测建议在板子贴片后务必用示波器最好用带宽1GHz的差分探头测量一下VPLL和VCCA引脚上的纹波。在动态显示复杂画面如快速切换的彩色条纹时纹波峰峰值应控制在几十mV以内为佳。4. 高速信号接口的PCB布线实战这是整个设计中最具挑战性的部分直接决定了屏幕能否点亮、显示是否稳定清晰。我们将分MIPI DSI输入和DisplayPort/eDP输出两部分来拆解。4.1 MIPI DSI接口布线接收端的精密工程DSI信号从处理器发出经过板内传输到达SN65DSI86。这段走线虽然通常不长在手机/平板架构中但速率可能高达1.5Gbps/lane以上必须严格遵循差分信号布线规则。阻抗控制这是第一条军规。DSI差分对的特性阻抗必须控制在100Ω ±10%理想情况是±5%。这需要你在PCB投板前与板厂充分沟通明确你的叠层结构板材、每层厚度、铜厚、线宽和线间距。板厂会根据你的要求计算并提供最终的阻抗控制线宽W、间距S以及到参考地平面的距离H。切忌自己凭经验估算。等长匹配差分对内的两条线P和N长度差必须控制在5mil0.127mm以内。这个匹配要“局部”进行也就是说如果在走线中段因为绕开一个过孔产生了长度差应立刻在附近通过蛇形线进行补偿而不是把所有补偿都留到走线末端。如图1所示长度匹配应在失配点附近完成。对称性除了长度差分对的走线应尽可能保持对称。包括使用相同数量的过孔最好≤2个、拐弯时采用对称的圆弧或135度角走线、避免在差分对中间穿线等。任何不对称都会导致共模噪声影响信号完整性。参考平面与隔离DSI差分对应始终走在有完整地平面参考的层通常是相邻层就是完整的地。严禁跨电源平面分割区走线。与其他高速信号如DDR、USB、eDP输出线的间距至少保持3倍线宽以上最好能用地线或地铜皮进行隔离。未使用的通道如果只用了单通道DSI例如只用DA0-3那么未使用的DB通道差分对应保持悬空。芯片内部会将其置于LP11低功耗停止状态。4.2 DisplayPort/eDP接口布线发射端的优化艺术eDP输出布线是信号从芯片到显示屏连接器的部分。其规则与DSI布线类似但因其速率可能更高HBR2达5.4Gbps要求更为严苛且有一些独特的灵活性功能。AC耦合电容这是eDP/DP协议的要求。在芯片的每个ML输出差分对和AUX差分对上都必须串联一个AC耦合电容容值在75nF到200nF之间推荐100nF。这个电容必须放置在靠近eDP连接器的一端而不是靠近芯片。这是因为电容的放置位置定义了发送端芯片和接收端屏的直流偏置点。电容封装建议0201。通道映射与极性翻转——布线的“后悔药”这是SN65DSI86/96最实用的功能之一。默认情况下芯片的物理通道0-3对应逻辑通道0-3。但你的PCB布线可能因为空间限制导致从芯片到连接器的走线需要交叉才能对上屏的引脚。这时你可以不交叉走线而是通过配置寄存器重新映射逻辑通道到物理通道的关系。例如如图3所示你可以将逻辑通道0映射到物理通道3上。极性翻转功能则可以交换一个物理通道内P和N线的极性。这两个功能结合使用理论上可以让你在不交叉任何一根PCB走线的情况下匹配连接器的任意引脚定义极大简化了布线难度减少了过孔使用提升了信号质量。布线长度极限官方给出了明确限制。对于≤HBR2.7 Gbps的速率芯片到连接器的走线最长4英寸约10cm对于HBR25.4 Gbps速率最长仅2英寸约5cm。这是基于FR4板材的保守值。在实际设计中应尽可能缩短这段距离我个人的经验是在HBR2下最好控制在3英寸以内。AUX通道与HPDAUX这是一对用于链路管理和EDID读取的低速差分线1Mbps。其布线也需要100Ω差分阻抗但要求比主链路宽松。其AC耦合电容同样靠近连接器放置。连接器侧的DP_PWR3.3V上拉电阻100kΩ通常是可选的取决于屏的需求建议预留焊盘。HPD热插拔检测引脚。芯片内部已有60kΩ下拉电阻。外部需要串联一个精度1%的51kΩ电阻。如果系统不使用HPD功能例如嵌入式固定屏必须在软件中禁用HPD并将此引脚妥善处理通常建议仍按图连接保持硬件一致性。4.3 布线通用规则与避坑指南过孔对于所有高速差分对过孔是阻抗不连续和信号反射的主要来源。必须将过孔数量减到最少每个差分对不超过2个过孔。使用背钻Back Drill工艺去除过孔末端的无用残桩Stub是提升高速信号质量的利器如果成本允许强烈推荐。测试点如果必须添加测试点如板级调试必须使用串联式测试点且P/N线对称放置。绝对禁止使用并联的“刺破式”测试点那会引入巨大的阻抗不连续和 stub。参考时钟REFCLK这个时钟线虽然频率不高但它是PLL的参考源其抖动Jitter会直接影响输出信号的质量。走线应尽量短优先走在内层被地平面包裹远离所有高速数字线和开关电源。在时钟源输出端串联一个22Ω-33Ω的小电阻可以有效抑制过冲和振铃减少EMI。5. 配置引脚、复位与外围电路这部分电路虽然速度不高但若处理不当会导致芯片无法启动或工作不稳定。5.1 I2C与地址配置上拉电阻SDA和SCL线必须连接上拉电阻到VCCIO1.8V。阻值通常在2.2kΩ到10kΩ之间根据总线负载和速度选择4.7kΩ是一个常用值。地址选择ADDR引脚决定了芯片I2C地址的LSB。接低电平通过电阻下拉到GND地址为0x2C接高电平通过电阻上拉到VCCIO地址为0x2D。一个关键警告如果ADDR被上拉必须确保这个上拉是连接到芯片自身的VCCIO网络。这样当芯片断电时ADDR引脚不会因为被其他电源上拉而处于不确定状态可能导致从设备地址冲突或漏电。5.2 复位EN引脚与GPIO复位时序EN引脚是芯片的使能/复位脚。其时序要求如复位脉冲宽度、相对于电源稳定的时间在数据手册中有明确规定。通常需要一个简单的RC电路或由主控GPIO控制确保电源稳定后再释放复位。必须仔细阅读数据手册的时序图并严格遵守。GPIO处理GPIO[4:1]内部无上下拉电阻。根据你配置的功能输出屏电源使能、背光PWM等需要在外部连接上拉或下拉电阻。所有未使用的GPIO必须通过电阻明确下拉到GND绝不能悬空以防止引脚浮空导致功耗异常或逻辑错误。5.3 测试引脚与焊盘设计TEST引脚TEST1, TEST2, TEST3是TI工厂测试用的保留引脚。常规应用下TEST1和TEST2悬空或接地均可。TEST3建议通过一个100nF电容接地。特别注意只有在进行DisplayPort一致性测试时才需要将TEST2上拉到VCCIO。平时应用中不要上拉。焊盘设计芯片采用0.5mm pitch的BGA封装。PCB焊盘设计推荐采用“阻焊定义”Solder Mask Defined, SMD或“非阻焊定义”Non-Solder Mask Defined, NSMD方式具体尺寸需参考TI提供的封装图纸。与板厂沟通时明确告知他们这是0.5mm pitch的BGA他们会有相应的生产工艺如激光钻孔、电镀填孔等来保证良率。6. 常见问题排查与调试经验实录即使完全按照指南设计首版硬件也可能遇到问题。以下是我在实际项目中遇到的一些典型问题及排查思路。6.1 屏幕完全无显示电源与复位排查首先测量所有电源引脚VCC, VCCA, VPLL, VCCIO的电压是否准确且稳定用示波器看纹波。检查EN引脚的复位时序。用示波器同时抓取核心电源如VCCA和EN的波形确认电源稳定后通常要求稳定时间1msEN才被拉高。检查REFCLK是否有时钟信号幅度和频率是否正确。I2C通信排查用逻辑分析仪或示波器抓取I2C总线波形看主控是否能成功访问芯片的I2C地址0x2C或0x2D。尝试读取芯片的器件ID寄存器通常有固定的值这是验证通信是否成功的最直接方法。检查I2C上拉电阻是否焊接电压是否为1.8V。配置检查确认软件是否正确配置了DSI的通道数、视频模式、eDP的通道映射和极性。一个常见的错误是硬件布线做了通道交换但软件配置没改。6.2 屏幕花屏、闪屏或部分区域显示异常信号完整性首要怀疑这是高速差分信号问题的最典型表现。使用高速示波器配合差分探头测量eDP输出通道的眼图。检查眼高、眼宽、抖动是否满足eDP规范要求。重点检查最长的那对eDP走线以及过孔最多的那对走线。对比P和N信号的波形看是否对称。严重不对称可能是布线等长没做好或一端对地阻抗异常。电源噪声排查在屏幕显示动态变化剧烈的图案时用示波器测量VPLL和VCCA电源上的噪声。如果噪声过大50mVpp检查去耦电容的布局和焊接特别是那个1μF的储能电容是否离VPLL引脚足够近。时钟问题检查REFCLK信号质量过大的抖动会影响所有通道。尝试降低eDP链路速率如从HBR2降到HBR测试如果问题消失或减轻基本可以确定是高速信号完整性或时钟问题。6.3 热插拔HPD或EDID读取失败AUX通道排查测量AUX差分对上的AC耦合电容是否焊接正确容值是否在100nF左右。检查AUX通道的布线虽然速率低但严重的阻抗不匹配或短路也会导致通信失败。尝试测量DP_PWR在连接器端是否有3.3V以及100kΩ上拉电阻是否焊接如果屏需要。HPD电路确认外部的51kΩ 1%电阻已正确串联。如果不用HPD确认软件中已设置HPD_DISABLE位。6.4 设计阶段的预防性措施仿真对于关键项目在PCB布局布线完成后一定要进行SI信号完整性仿真和PI电源完整性仿真。使用工具对eDP输出链路进行通道仿真预测眼图质量提前发现阻抗不连续、串扰等问题。对电源分配网络进行仿真确保去耦电容的有效性。预留调整点在PCB上为关键电阻如I2C上拉、HPD串联电阻、AC耦合电容、甚至电源滤波磁珠预留0201或0402的备用焊盘。在调试时可以方便地增减或调整元件值。测试点在DSI输入和eDP输出的差分线上预留高质量的差分测试点如Pico Probe或SMA连接器方便后期用示波器或协议分析仪抓取信号。硬件设计是一个不断权衡和折衷的过程。SN65DSI86/96的设计指南提供了坚实的基础但真正的挑战在于如何在具体的产品堆叠、空间限制和成本约束下灵活应用这些规则。我的体会是前期在电源滤波和高速布线规则上多花一分精力后期调试就能省去十分麻烦。每一次成功的点亮背后都是对无数细节的执着把控。