1. 项目概述与核心挑战ADC342x系列是德州仪器TI推出的一款高性能、低功耗的14位模数转换器采样率覆盖80 MSPS至125 MSPS在通信、测试测量和医疗成像等领域有着广泛的应用。这类高速ADC的性能指标如信噪比SNR和无杂散动态范围SFDR常常在数据手册的首页被显著标出但很多工程师在实际设计中会发现实测性能往往与手册标称值存在差距。这其中的关键往往不在于ADC芯片本身而在于其前端模拟驱动电路的设计。驱动电路的核心任务远不止是“把信号放大到ADC的满量程范围”那么简单。它更像是一位精密的“信号调理师”和“噪声隔离员”。一方面它需要将来自传感器、混频器或前级放大器的信号以极低的失真和噪声传递到ADC的输入端另一方面它必须妥善处理ADC内部采样开关动作时产生的“回踢噪声”Kickback Noise防止这部分噪声反射回信号源或在前端电路中形成振荡污染原始信号。此外驱动电路还需要在整个目标频带内为信号源提供一个稳定、匹配的负载阻抗确保信号能量能够高效、无反射地传输。ADC342x采用全差分输入结构这带来了共模噪声抑制的优势但也对驱动电路的对称性提出了苛刻要求。其数据手册中给出的输入阻抗模型Zin Rin || Cin是频率的函数这意味着驱动电路的设计不能是“一刀切”的。针对10MHz、170MHz和450MHz等不同频点的输入信号需要采用不同的无源网络拓扑如R-C-R或R-LC-R来优化性能。这背后涉及对ADC输入阻抗特性的深刻理解、对噪声产生机制的剖析以及对无源元件在高频下寄生参数的把控。接下来我将结合数据手册中的图表和典型应用电路拆解这些设计要点并分享一些在实验室调试中积累的实战经验。2. 深入解析ADC342x的输入阻抗特性设计驱动电路的第一步是彻底理解你的负载——也就是ADC的输入端口——在不同频率下的行为。ADC342x的数据手册提供了两张至关重要的曲线图差分输入电阻Rin和差分输入电容Cin随频率变化的曲线。这两张图是后续所有匹配和滤波设计的基石。2.1 阻抗曲线的解读与工程意义从提供的曲线图可以清晰地看到ADC的差分输入阻抗并非一个固定的50Ω或100Ω电阻。其差分输入电阻Rin在低频时接近DC呈现高阻态随着频率升高其阻值急剧下降在大约200MHz后趋于一个相对稳定的较低值。而差分输入电容Cin则在整个频段内变化相对平缓但同样存在一个与频率相关的特性。这种频率相关的阻抗特性主要源于ADC内部的采样保持电路结构。采样开关通常由MOSFET构成在导通和关断时其沟道电阻和寄生电容会发生变化并与前端驱动网络相互作用。当开关闭合采样时输入信号对采样电容充电当开关断开时采样电容保持电荷并与前端隔离。这个快速的开关动作不仅引入了非线性其寄生参数的变化也直接导致了输入阻抗随频率和信号电平变化。对于驱动电路设计而言这意味着无法实现全频段完美匹配我们不可能设计一个网络在从DC到奈奎斯特频率的整个范围内都与ADC的时变阻抗完全共轭匹配。工程上的目标是在我们关心的信号频带内实现尽可能好的功率传输和噪声抑制。匹配网络需有频率选择性针对窄带应用如某一特定中频我们可以设计一个在该中心频率附近实现良好匹配的网络。对于宽带应用则需要折中考虑确保在通带内匹配度可接受同时利用滤波特性抑制带外噪声和采样噪声。阻抗数据是仿真起点在ADS、LTspice等仿真工具中我们需要将ADC的输入端口建模为一个与频率相关的并联R-C网络其值取自数据手册曲线。这是评估驱动电路性能、进行稳定性分析和噪声计算的前提。2.2 从阻抗到驱动需求核心矛盾分析基于对输入阻抗的理解我们可以提炼出驱动电路设计需要解决的几个核心矛盾矛盾一信号传递效率 vs. 噪声隔离。理想情况下我们希望信号源的能量毫无损失地传递给ADC。这就要求驱动电路的输出阻抗与ADC的输入阻抗共轭匹配。然而ADC产生的采样噪声回踢噪声会通过这个通路反向传导至驱动电路若驱动电路输出阻抗低这部分噪声容易被吸收若匹配网络设计不当噪声可能被反射并叠加在信号上。因此匹配网络本身最好兼具滤波功能对信号频带透明而对采样噪声其频谱可能很宽呈现高阻抗或提供吸收路径。矛盾二宽带平坦度 vs. 带外抑制。对于宽带应用我们希望驱动电路在很宽的频带内都有良好的频率响应。但为了抑制带外干扰和采样噪声我们又希望电路能有选择性地衰减特定频带外的信号。这通常需要在电路中引入电抗元件电容、电感而它们又会引入相位和幅度的非线性影响宽带信号的保真度。矛盾三电路复杂度 vs. 性能与成本。最简单的驱动可能就是一个串联电阻但性能往往不佳。加入LC调谐网络可以优化特定频点性能但增加了元件数量、PCB面积和成本同时引入了元件公差、温度漂移等不稳定因素。设计者需要在性能提升和系统复杂度之间找到平衡点。数据手册中针对低、中、高三个频段给出的三种典型电路正是TI工程师为平衡这些矛盾而提供的经过验证的解决方案。接下来我们将逐一拆解这些电路看看它们是如何“对症下药”的。3. 低频输入100MHz驱动电路设计与实践数据手册中的图183展示了一个针对低频输入以10MHz为例的优化驱动电路。这个电路结构相对经典也是许多工程师初次接触高速ADC驱动时会采用的拓扑。让我们先复现这个电路并深入理解每一个元件的作用。3.1 电路拓扑与元件功能深度解析该典型电路采用了两级变压器耦合结构第一级变压器T1将单端源通常为50Ω输出阻抗转换为差分信号第二级变压器T2则用于提供共模偏置VCM并实现最终的差分驱动。在两个变压器之间以及第二变压器与ADC输入引脚之间插入了无源匹配滤波网络。核心元件作用拆解变压器ADT1-1WT或等效型号实现单端到差分的转换并提供良好的幅度与相位平衡。平衡度不佳会直接导致偶次谐波失真恶化。选择变压器时除了工作频率范围其插入损耗、幅度/相位不平衡度是关键参数。串联电阻Rs在第二级变压器次级中心抽头到VCM之间以及每个ADC输入引脚前都串联了电阻。前者图中未明确标出值通常为一个小电阻用于隔离VCM电源噪声后者图中为25Ω是阻尼电阻用于消耗由ADC输入电容、PCB走线电感和变压器漏感可能形成的谐振回路能量抑制振铃。R-C-R“Pi型”滤波器50Ω-22pF-50Ω这是该电路的核心。它连接在第二级变压器的次级和ADC输入引脚之间。这个三元件网络构成了一个二阶低通滤波器其截止频率可以通过公式f_c 1/(2π√(L_eq*C))估算其中L_eq是网络的特征阻抗这里是50Ω在特定频率下表现出的等效电感。22pF的电容与分布参数共同作用其目标是在信号频率10MHz处衰减很小而对高频的采样噪声主要能量分布在采样频率及其谐波附近提供显著的衰减。串联电感39nH与上述R-C-R网络串联。这个电感与ADC的输入电容Cin会形成一个串联谐振电路。在谐振频率点该支路的阻抗最小为纯电阻性理论上等于电感的寄生电阻使得信号能量能高效传输。通过精心选择电感值使其与ADC在信号频率处的输入电容发生谐振可以部分抵消容性负载的影响改善高频响应。实操心得元件的“非理想性”不容忽视在原理图仿真中这个电路可能表现完美。但一旦进入PCB布局每一个元件的寄生参数都会跳出来“捣乱”。例如一个0805封装的22pF陶瓷电容其等效串联电感ESL可能达到1nH左右在数百MHz时其感抗已不可忽略会改变滤波器的实际响应。同样一个39nH的绕线电感其自谐振频率SRF必须远高于工作频率否则电感会变成电容。在采购和布局时务必查阅元件的S参数模型或等效电路模型并在仿真中纳入这些寄生参数。对于高频应用优先选择高频特性好的元件如NP0/C0G材质的电容和高Q值、高SRF的电感。3.2 参数计算与选型依据为什么是这些特定的值数据手册没有给出详细计算过程但我们可以反向推导其设计逻辑。特征阻抗设定为50Ω这是射频和高速数字电路中最常见的系统阻抗。选择50Ω作为R-C-R网络中的电阻值便于与通用的测试设备信号源、频谱仪和传输线同轴线、微带线进行匹配简化测试和系统集成。电容值22pF的选择这是一个折中的结果。电容值越大对高频噪声的衰减越强低通滤波器的截止频率越低。但过大的电容会在信号频率处引入过多的容性负载导致信号衰减并可能影响建立时间。22pF对于10MHz信号波长30米的容抗约为723Ω造成的信号衰减很小但对于500MHz的噪声容抗仅约14.5Ω衰减作用显著。设计时可以用仿真软件扫描电容值观察其对信号带宽内插损和带外抑制的影响。电感值39nH的估算目标是让电感与ADC的输入电容在信号频率附近谐振。假设在10MHz时ADC的差分输入电容Cin约为4pF参考曲线图。串联谐振频率公式为f_res 1/(2π√(L*C))。代入f_res10MHz,C4pF可反推L ≈ 63.3nH。手册选用39nH说明其设计谐振点可能略高于10MHz或者将PCB走线电感大约几nH到十几nH也纳入了考虑。实际调试中这个电感值通常需要根据实测的频响曲线进行微调。3.3 布局布线关键要点与实测性能关联优秀的原理图需要严谨的布局来实现。图189的布局示例给出了至关重要的指引差分对称性从变压器次级开始到R-C-R网络再到ADC输入引脚INP和INM两条走线必须严格保持对称。这包括走线长度、宽度、与相邻走线或平面的间距、以及经过的过孔数量。任何不对称都会转化为共模噪声进而劣化偶次谐波性能。可以使用PCB设计软件的“差分对”规则进行约束。元件摆放紧凑无源匹配网络电阻、电容、电感应尽可能靠近ADC的输入引脚摆放。长走线会引入额外的寄生电感改变滤波器的特性并可能成为接收噪声的天线。地平面完整性在高速电路下方必须提供完整、无割裂的接地平面。它为信号提供返回路径并屏蔽噪声。所有元件的接地端都应通过短而粗的过孔直接连接到地平面。变压器下方的地平面有时需要挖空以控制寄生电容需参考变压器数据手册的建议。电源去耦ADC的AVDD和DVDD每个电源引脚旁都必须放置一个0.1μF的陶瓷电容并尽可能靠近引脚。此外在电源入口处应并联放置10μF钽电容或陶瓷、1μF和0.1μF的电容以滤除不同频段的电源噪声。回到图184的实测性能曲线在10MHz输入、125MSPS采样下该电路实现了SFDR97dBcSNR70.4dBFS的优异指标。这证明了在低频段通过R-C-R网络和串联电感进行阻抗变换和噪声滤波能够有效吸收采样噪声提供纯净的差分信号。4. 中频输入100MHz-230MHz驱动电路优化当输入信号频率上升到百兆赫兹范围如170MHz电路的设计策略需要调整。数据手册图185展示了针对该频段的优化电路。与低频电路相比最显著的变化是将R-C-R网络替换为了R-LC-R网络并调整了元件值。4.1 拓扑演变从R-C-R到R-LC-R在低频电路中串联电感39nH与ADC输入电容谐振提升了信号传输效率。但在中频ADC的输入电阻Rin显著降低参考曲线容性成分依然存在。此时简单的R-C-R滤波器可能不足以提供良好的带内匹配和带外抑制。新的R-LC-R网络在中间并联了一个LC并联谐振回路10pF电容与56nH电感。这个并联谐振回路在谐振频率处呈现极高的阻抗相当于开路。其设计目标是让该谐振频率落在带外通常高于信号频率或落在需要特别抑制的噪声频点如采样时钟频率附近。这样对于信号频率该LC回路阻抗较低信号可以顺利通过而对于谐振频率附近的噪声则会被强烈阻挡。4.2 元件参数调整的逻辑与计算串联阻尼电阻减小从低频电路的25Ω减小到15Ω。这是因为在中频信号路径上的总阻抗包括走线电感、元件寄生参数需要更精细的控制。较小的阻尼电阻可以减少信号衰减但前提是电路本身包括PCB布局的寄生振荡风险较低。这需要良好的布局和接地来保证。LC并联谐振回路计算假设我们需要抑制的噪声频率在500MHz附近。使用并联谐振公式f_res 1/(2π√(L*C))。代入L56nH,C10pF计算得f_res ≈ 213MHz。这个频率更接近170MHz的信号频率而不是远高于它。这说明此处的LC回路可能并非用于抑制远高于信号的噪声而是与ADC的输入阻抗共同作用在信号频率附近形成一个更复杂的阻抗变换网络以实现在170MHz处的良好匹配。它可能用于抵消ADC输入阻抗中的感性或容性部分使得从信号源看进去的阻抗更接近纯电阻。这需要通过仿真结合ADC的S参数模型如果有或阻抗模型来精确分析。电容值减小并联电容从22pF减小到10pF。电容减小其容抗增大Xc 1/(2πfC)。在170MHz下10pF电容的容抗约为93.6Ω。这改变了网络的阻抗特性使其更适应中频段的匹配需求。注意事项并联谐振回路的稳定性风险LC并联回路在谐振点附近阻抗变化剧烈相位变化也很快。如果设计不当可能与源阻抗或负载阻抗形成负阻条件引发振荡。在实际调试中用网络分析仪测量驱动电路输出端即ADC输入端的S11参数回波损耗至关重要。理想的S11在信号频带内应该尽可能深如-15dB并且在整个频段内曲线平滑没有尖锐的峰值或谷值后者可能预示着潜在的稳定性问题。如果发现不稳定迹象可以尝试微调LC值或在回路中串联一个小电阻如1-2Ω来增加阻尼。4.3 性能验证与调试技巧图186的实测结果显示在170MHz输入下SFDR为86dBcSNR为69.8dBFS。相比低频性能SFDR有所下降从97dBc到86dBc这是高频下器件非线性、布局寄生效应加剧的必然结果但依然是非常优秀的水平。调试此类电路时频谱分析仪和网络分析仪是必不可少的工具先用网络分析仪在不给ADC上电的情况下或使用评估板上的测试点测量从变压器次级看向ADC输入端的阻抗或S11。调整LC元件的值可使用可调电容/电感进行初步实验使在170MHz处的回波损耗最小阻抗最匹配。再用信号源和频谱仪给ADC上电输入一个纯净的170MHz单音信号观察输出频谱。重点关注二次谐波340MHz和三次谐波510MHz的幅度它们直接决定了SFDR。如果谐波失真较大检查差分平衡用差分探头测量INP和INM的波形确保幅度相等、相位正好相差180度。信号幅度确保输入信号幅度在ADC的满量程范围内且留有适当余量通常-1dBFS避免过驱导致削波失真。电源噪声用示波器检查AVDD电源引脚上的噪声确保去耦电容有效。5. 高频输入230MHz驱动电路简化策略对于高于230MHz的输入信号数据手册图187给出的电路反而更加简化去掉了并联的LC谐振网络仅保留了串联的阻尼电阻10Ω和必要的耦合/隔直电容。5.1 简化背后的设计哲学这种简化并非偷懒而是基于高频下的几点考量寄生参数主导在数百MHz的频率下PCB走线的电感每毫米约1nH、过孔电感、元件封装寄生电感等都与电路中的集总元件值相当甚至更大。刻意添加的LC网络其设计值很容易被不可控的寄生参数淹没导致实际响应严重偏离仿真调试变得极其困难。带宽与损耗的权衡复杂的无源网络在带来匹配和滤波好处的同时也会引入插入损耗。在高频下元件的Q值下降损耗加剧。一个简单的串联电阻虽然不能提供频率选择性但其损耗是可预测、可重复的且对宽带信号的相位线性度影响最小。ADC自身性能趋势如性能曲线图188所示在450MHz输入时ADC本身的性能SNR、SFDR相较于低频已有显著下降。这是由ADC内部采样保持开关的带宽限制、比较器响应时间等固有因素决定的。此时前端驱动电路对整体性能的边际改善效果减弱过于复杂的设计性价比不高。确保信号完整、无振荡地送入ADC成为更首要的目标。5.2 高频布局的极端重要性当电路简化后PCB布局的质量几乎决定了项目的成败。高频布局的核心原则是“控制阻抗缩短路径完善回流”。控制阻抗从变压器次级到ADC输入引脚的差分走线应设计为可控阻抗差分线例如100Ω差分阻抗。使用PCB厂提供的阻抗计算工具根据叠层、介质材料、线宽线距来确定参数。阻抗不连续会导致反射劣化信号质量。缩短路径所有路径包括信号线和电源线都应尽可能短。减少路径长度就是减少寄生电感和辐射环路面积。完善回流每个信号线都必须有紧邻的返回路径通常是地平面。避免信号线跨越地平面的分割缝否则返回电流被迫绕远路形成大环路天线辐射电磁干扰EMI并增加电感。对于差分对理想的返回路径就是两者之间的空间但下方完整的地平面仍是必须的。5.3 性能预期与管理采用简化驱动电路后在450MHz输入下实测性能图188为SFDR71dBcSNR67.2dBFS。相比中低频性能确实下降了但这反映了在极高频率下系统性能是ADC内核、驱动电路、时钟抖动、电源噪声、布局寄生等多方面因素共同作用的结果。工程师需要根据系统指标要求判断这个性能是否可接受。如果不能满足要求可能需要考虑选用更高采样率、更高带宽的ADC型号或者采用集成式差分放大器如THS4541等来替代无源变压器方案以提供更好的高频性能和驱动能力。6. 寄存器配置、电源与时钟的协同设计一个高性能的ADC系统驱动电路只是拼图的一部分。ADC内部的寄存器配置、干净的电源和低抖动的采样时钟同样不可或缺。6.1 关键寄存器配置示例以数据手册中提到的寄存器70AhPDN_SYSREF为例。SYSREF信号用于多片ADC之间的同步。如果系统中未使用此功能必须通过将此寄存器位设置为1来关闭内部的SYSREF缓冲器。否则这个未用的高带宽缓冲器会成为一个噪声源消耗电流并可能通过电源或衬底耦合影响其他电路。实操心得养成查阅并配置所有关键寄存器的习惯很多工程师在调试ADC时只关注模拟部分认为上电后ADC就能默认工作在最佳状态。这是一个误区。高速ADC通常有丰富的可配置选项如输入范围、数据格式、输出接口模式、内部基准电压模式、省电模式等。必须仔细阅读数据手册的“寄存器映射”章节根据实际应用场景对所有相关寄存器进行正确配置。一个常见的坑是忽略了“数字增益”或“偏移校正”寄存器的默认值导致输出数据范围不符合预期。建议在初始化代码中将所有需要配置的寄存器地址和值列成一个表格确保无一遗漏。6.2 电源设计不仅仅是加几个电容数据手册要求1.8V供电且AVDD和DVDD可以任意顺序上电。但这并不意味着电源设计可以随意。模拟与数字电源分离AVDD和DVDD最好由独立的LDO或开关电源模块供电。即使它们电压相同也应使用磁珠或0Ω电阻进行单点连接。这是为了阻止数字电路快速开关产生的噪声通过电源线串扰到敏感的模拟电路。分层去耦策略大容量储能在电源入口处放置一个10μF~100μF的钽电容或陶瓷电容应对低频电流需求。中频去耦在电源平面进入ADC区域附近放置多个1μF~10μF的陶瓷电容。高频去耦在每个ADC电源引脚AVDD_x, DVDD_x旁尽可能靠近引脚1mm放置一个0.1μF的X7R/X5R材质陶瓷电容。对于关键的高速数字电源引脚如与输出驱动器相关的DVDD可能还需要并联一个0.01μF的电容来滤除更高频的噪声。过孔就近接地每个去耦电容的接地端必须通过单独的过孔直接连接到完整的地平面形成最短的电流回路。6.3 采样时钟系统的“心跳”时钟信号的质量用抖动Jitter来衡量它直接限制了ADC所能达到的最高SNR。理论SNR受时钟抖动限制的公式为SNR_jitter (dB) -20 * log10(2 * π * f_in * t_jitter)其中f_in是输入信号频率t_jitter是时钟的均方根抖动。时钟源选择使用低相噪的晶体振荡器XO或压控晶体振荡器VCXO。对于非常高的性能要求可以考虑锁相环PLL加电压控制振荡器VCO的方案但设计更复杂。时钟布线时钟线应视为高速信号线处理。使用阻抗受控的走线通常50Ω单端远离模拟输入线和数字输出线。如果时钟是差分信号如LVDS则按差分对规则布线。在时钟接收端ADC的CLK引脚并联一个几十皮法的小电容到地有时可以减缓边沿降低高频噪声但需注意不能过度影响时钟建立/保持时间。时钟缓冲如果需要驱动多片ADC必须使用专用的时钟缓冲芯片如Fanout Buffer而不是简单地将时钟信号用电阻分叉。缓冲器能提供隔离、低抖动和强大的驱动能力确保各ADC时钟同步。7. 常见问题排查与实战调试记录即使按照数据手册和最佳实践来设计第一次上电调试也难免遇到问题。下面是我在多个项目中总结的一些典型问题及其排查思路。7.1 问题速查表现象可能原因排查步骤与解决方案SNR远低于数据手册1. 输入信号幅度过大或过小过驱或未满量程。2. 时钟抖动过大。3. 电源噪声严重。4. 驱动电路匹配不佳导致信号失真。5. ADC基准电压噪声大或配置错误。1. 用示波器或高精度源表测量输入信号幅度确保在ADC满量程的-1dBFS左右。2. 用相位噪声分析仪或高性能示波器测量时钟抖动。检查时钟源和时钟布线。3. 用示波器带宽足够探头尖端接地环最短的方式测量AVDD引脚上的纹波。优化去耦电容布局和取值。4. 用网络分析仪测量驱动电路输出端的S11。调整匹配网络元件值。5. 检查ADC内部基准是否启用外部基准是否干净。测量REFIN引脚电压。SFDR差谐波分量高1. 差分信号幅度或相位不平衡。2. 驱动电路或ADC本身进入非线性区。3. 接地不良引入共模噪声。4. 数字输出对模拟输入的耦合。1. 用差分探头同时测量INP和INM计算幅度差和相位差。检查变压器平衡度调整电路对称性。2. 降低输入信号幅度观察谐波是否按比例下降。如果是说明存在非线性。3. 检查地平面是否完整模拟地和数字地分割是否合理通常建议单点连接。4. 确保数字输出线如LVDS数据线远离模拟输入线且不要平行走线。在数字输出端串联小电阻22-100Ω可以减缓边沿减少高频辐射。输出数据出现周期性错误或失码1. 采样时钟或数据时钟DCLK的时序不满足建立/保持时间。2. 数字接口如LVDS的终端电阻不匹配或缺失。3. FPGA/接收端IO bank电压与ADC输出电平不匹配。4. 电源电压不稳定低于工作范围。1. 用示波器检查ADC数据输出引脚和接收端时钟引脚的时序关系。调整PCB走线长度以补偿延迟。2. 检查LVDS差分对是否在接收端并联了100Ω终端电阻。3. 确认ADC输出电平标准如LVDS与FPGA IO bank的配置一致支持LVDS且VOD电压匹配。4. 测量DVDD电压确保在1.8V±5%范围内。高频性能200MHz急剧恶化1. PCB布局不佳寄生电感/电容过大。2. 驱动电路拓扑不适合高频如仍使用复杂的LC网络。3. 元件的高频特性差如电容ESR/ESL过大电感SRF过低。4. 信号走线阻抗失控。1. 审视布局缩短所有关键路径。使用高频仿真软件分析寄生参数影响。2. 考虑简化驱动电路采用图187的拓扑或评估集成全差分放大器。3. 更换为高频专用元件射频电容、高Q电感。4. 使用阻抗测试条或TDR测量实际走线阻抗。7.2 调试工具与使用技巧频谱分析仪是评估SNR、SFDR、谐波失真的核心工具。设置正确的分辨率带宽RBW、视频带宽VBW和平均次数以准确测量噪声底和谐波。使用“标记噪声”功能可以方便地读取SNR。网络分析仪在ADC不上电时是调试输入匹配网络的利器。通过测量S11回波损耗或S21插入损耗可以直观看到匹配网络在目标频点的效果以及潜在的谐振点。高性能示波器用于观察时域波形检查信号幅度、过冲、振铃以及测量时钟抖动需具备抖动分析软件。使用差分探头测量模拟输入信号至关重要。逻辑分析仪或FPGA片内逻辑分析仪如ILA用于捕获和分析ADC输出的数字码检查是否有固定的错码、跳码验证数据接口的稳定性。7.3 一个关于接地的实战案例曾在一个项目中中频段150MHz的SFDR始终比预期差10dB以上。频谱上二次谐波300MHz异常突出。排查了信号源、匹配网络、时钟后均未解决。最后用近场探头扫描PCB板发现在ADC芯片下方区域300MHz的辐射特别强。仔细检查布局发现为给底层其他信号线让路在ADC模拟电源AVDD覆铜区域挖了一个小槽破坏了地平面的完整性。这使得高速的差分信号返回电流路径被迫绕远形成了一个有效的环路天线在300MHz二次谐波频率产生辐射该辐射又被附近的输入走线耦合回来形成了自干扰。将那个不必要的槽用铜箔填补后SFDR立即恢复到正常水平。这个案例深刻说明在高频电路设计中“完整的地平面”这一原则必须被严格执行任何妥协都可能带来意想不到的后果。