简介这份资源是面向FPGA初学者与数字电路学习者的Verilog时钟设计工程包围绕时钟计时、闹铃、整点报时与按键去抖等实用功能展开适合作为HDL入门练手或课程设计参考。压缩包共101个文件约3.83MB以Quartus工程文件为主包含cdb、hdb、ddb、rdb等编译数据库与报告文件以及qpf、qsf工程配置、v源文件、sof与pof烧录文件、rpt报告和readme说明完整保留了从源码到综合实现的工程结构。目前已有1527人学习下载。读者可从中获得可综合的Verilog时钟模块代码、分频与进位计数逻辑、闹铃比较器与报时触发机制、按键去抖状态机实现以及完整的工程目录与约束文件便于直接上板验证并理解FPGA同步设计流程。1. 从一块开发板到能用的数字钟这个 Verilog 项目到底解决了什么很多人第一次接触 FPGA都是从点灯、按键消抖这类小实验开始的做完之后总觉得少了点什么——功能太碎串不起来。这个 Verilog 时钟项目就是拿来填这个空档的它把分频、计数、按键消抖、数码管动态扫描、闹铃比较、蜂鸣器输出这几块拼成一个完整可运行的数字钟带时、分、秒显示支持按键调时和闹铃设置闹铃到点蜂鸣器响。代码是纯 Verilog不依赖任何 IP 核综合到常见的入门级 FPGA 开发板上就能跑。适合两类人一类是刚学完 Verilog 语法、想找一个能从头到尾跑通的综合练手项目另一类是要做课程设计或毕设需要一个结构清晰、方便往上加功能的底座。下面我按“能干什么 → 怎么跑起来 → 怎么改”的顺序把这份源码拆开讲。2. 模块划分与顶层结构一个时钟是怎么被拆成六块的2.1 顶层模块的端口与例化关系这个项目的顶层文件通常叫digital_clock_top.v它本身几乎不写逻辑只做两件事声明对外端口把下面几个子模块例化并连线。对外端口一般包括系统时钟clk、复位rst_n、几个按键key_*、数码管段选seg和位选sel、以及蜂鸣器beep。下面是一个典型的顶层骨架module digital_clock_top( input wire clk, // 板载晶振常见 50MHz input wire rst_n, // 低电平复位 input wire [3:0] key, // 4 个按键模式/加/减/确认 output wire [7:0] seg, // 数码管段选 a~dp output wire [5:0] sel, // 6 位数码管位选 output wire beep // 蜂鸣器 ); wire clk_1hz; // 1Hz 秒脉冲 wire clk_scan; // 数码管扫描时钟约 1kHz wire [5:0] sec, min; // 秒、分 wire [4:0] hour; // 时0~23 wire [5:0] alm_sec, alm_min; wire [4:0] alm_hour; wire alm_en; // 闹铃开关 wire alm_hit; // 到点标志 // 分频从系统时钟得到秒脉冲和扫描时钟 clk_div u_div( .clk(clk), .rst_n(rst_n), .clk_1hz(clk_1hz), .clk_scan(clk_scan) ); // 按键消抖 单脉冲 key_debounce u_key( .clk(clk), .rst_n(rst_n), .key(key), .key_pulse(key_pulse) ); // 计时核心时/分/秒计数 time_counter u_time( .clk(clk), .rst_n(rst_n), .clk_1hz(clk_1hz), .key_pulse(key_pulse), .mode(mode), .hour(hour), .min(min), .sec(sec) ); // 闹铃寄存器与比较 alarm u_alarm( .clk(clk), .rst_n(rst_n), .key_pulse(key_pulse), .mode(mode), .hour(hour), .min(min), .sec(sec), .alm_hour(alm_hour), .alm_min(alm_min), .alm_sec(alm_sec), .alm_en(alm_en), .alm_hit(alm_hit) ); // 数码管动态扫描显示 seg_display u_seg( .clk(clk), .clk_scan(clk_scan), .hour(hour), .min(min), .sec(sec), .alm_hour(alm_hour), .alm_min(alm_min), .mode(mode), .seg(seg), .sel(sel) ); // 蜂鸣器驱动 beep_drv u_beep( .clk(clk), .rst_n(rst_n), .alm_hit(alm_hit), .beep(beep) ); endmodule这段代码的关键在于模块之间只通过信号名连接不共享内部寄存器。clk_div负责把 50MHz 分频出 1Hz 和 1kHz 两个节拍time_counter只认clk_1hz这个秒脉冲来加一seg_display只认clk_scan来切换位选。这样拆的好处是你想改显示刷新率只动clk_div里的分频参数想改计时逻辑只动time_counter互不牵连。参数方面clk的频率要和板子实际晶振一致常见 50MHz如果是 12MHz 的板子分频计数要跟着改。2.2 分频模块1Hz 秒脉冲和 1kHz 扫描时钟怎么来分频是整个时钟的心跳。秒脉冲决定走时准不准扫描时钟决定数码管闪不闪。常见做法是用两个计数器分别对系统时钟计数module clk_div( input wire clk, input wire rst_n, output reg clk_1hz, output reg clk_scan ); // 假设系统时钟 50MHz parameter CNT_1HZ 50_000_000; // 1秒 parameter CNT_SCAN 50_000; // 1ms即 1kHz reg [25:0] cnt_1hz; reg [15:0] cnt_scan; always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt_1hz 0; clk_1hz 0; end else if (cnt_1hz CNT_1HZ/2 - 1) begin cnt_1hz 0; clk_1hz ~clk_1hz; // 翻转得到 50% 占空比 end else begin cnt_1hz cnt_1hz 1b1; end end always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt_scan 0; clk_scan 0; end else if (cnt_scan CNT_SCAN/2 - 1) begin cnt_scan 0; clk_scan ~clk_scan; end else begin cnt_scan cnt_scan 1b1; end end endmodule这里用「计数到一半翻转」的方式得到 50% 占空比方波比计数到满再拉高一个周期更稳。CNT_1HZ和CNT_SCAN两个参数是移植时最常改的地方换板子先确认晶振频率再按频率/目标频率/2算计数终值。注意计数器位宽要够50MHz 下 1Hz 需要 26 位写窄了会溢出走时直接翻车。2.3 计时核心时分秒的进位与按键调时计时模块负责三件事秒脉冲来了秒加一、到 60 进位、按键能改当前值。核心是一个模 60 的秒计数、模 60 的分计数、模 24 的时计数// 秒计数0~59 always (posedge clk or negedge rst_n) begin if (!rst_n) sec 0; else if (sec_set_pulse) sec set_val; // 调时直接赋值 else if (clk_1hz) begin if (sec 59) sec 0; else sec sec 1b1; end end // 分计数秒进位时加一 always (posedge clk or negedge rst_n) begin if (!rst_n) min 0; else if (min_set_pulse) min set_val; else if (clk_1hz sec 59) begin if (min 59) min 0; else min min 1b1; end end // 时计数分进位时加一0~23 always (posedge clk or negedge rst_n) begin if (!rst_n) hour 0; else if (hour_set_pulse) hour set_val; else if (clk_1hz min 59 sec 59) begin if (hour 23) hour 0; else hour hour 1b1; end end进位条件写成sec 59而不是等秒清零后再判断是为了让进位和秒清零在同一拍完成避免出现「59 秒停一拍」的玄学现象。按键调时通过*_set_pulse单脉冲直接给寄存器赋值配合一个模式状态机决定当前调的是时、分还是闹铃。这里有个血泪经验调时脉冲必须来自消抖后的单周期信号如果直接用按键电平按住不放会一秒跳几十下根本没法调。3. 显示与闹铃数码管扫描和蜂鸣器怎么配合3.1 数码管动态扫描6 位显示怎么不闪6 位数码管如果同时点亮段选线会冲突所以必须动态扫描——同一时刻只亮一位靠人眼视觉暂留看起来是同时亮的。扫描时钟用 1kHz也就是每位 1ms6 位轮一遍 6ms刷新率约 166Hz肉眼完全看不出闪always (posedge clk or negedge rst_n) begin if (!rst_n) begin sel 6b111110; // 共阴数码管低电平选通 seg 8h00; end else if (clk_scan) begin sel {sel[4:0], sel[5]}; // 循环移位轮流选通 end end // 根据当前选通位输出对应数字的段码 always (*) begin case (sel) 6b111110: seg seg_code(sec[3:0]); // 秒个位 6b111101: seg seg_code(sec[7:4]); // 秒十位 6b111011: seg seg_code(min[3:0]); 6b110111: seg seg_code(min[7:4]); 6b101111: seg seg_code(hour[3:0]); 6b011111: seg seg_code(hour[7:4]); default: seg 8h00; endcase endsel用循环移位实现轮询比写计数器再译码更省事。段码用case或查找表把 0~9 转成 a~g 的亮灭组合共阴和共阳的段码是反的移植时先确认板子数码管类型搞反了会显示成一堆乱码。扫描时钟如果给太低比如 100Hz会看到明显闪烁给太高又可能超过数码管响应速度1kHz 是常见折中。3.2 闹铃比较与蜂鸣器驱动闹铃模块本质是一个寄存器组加一个比较器。它保存闹铃的时、分、秒和一个使能位每个秒脉冲来的时候和当前时间比一次// 到点判断 assign alm_hit alm_en (alm_hour hour) (alm_min min) (alm_sec sec); // 蜂鸣器到点后输出方波响一段时间 always (posedge clk or negedge rst_n) begin if (!rst_n) begin beep_cnt 0; beep 0; end else if (alm_hit) begin beep_cnt beep_cnt 1b1; beep beep_cnt[15]; // 用高位翻转产生音频方波 end else begin beep_cnt 0; beep 0; end endalm_hit用组合逻辑直接比较简单直接。蜂鸣器用计数器高位翻转产生方波频率由翻转位决定比如取第 15 位50MHz 下约 760Hz正好在蜂鸣器响度较好的频段。注意闹铃比较如果只比时分不比秒会响整整一分钟比到秒则只响一秒实际项目里通常加一个「响 N 秒后自动停」的计数逻辑这个可以自己往上加。3.3 按键消抖与模式状态机按键消抖是这类项目的标配。机械按键按下和松开瞬间会有十几毫秒的抖动不处理会一次按下被识别成多次// 20ms 消抖 parameter DEBOUNCE_CNT 1_000_000; // 50MHz 下 20ms reg [19:0] cnt; reg key_reg; always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt 0; key_reg 1b1; end else if (key_in ! key_reg) begin cnt cnt 1b1; if (cnt DEBOUNCE_CNT - 1) begin key_reg key_in; cnt 0; end end else begin cnt 0; end end // 边沿检测输出单周期脉冲 assign key_pulse key_reg ~key_reg_dly;消抖计数终值按系统频率 × 消抖时间算20ms 对应 50MHz 是 100 万。模式状态机一般有「正常走时 / 调时 / 调分 / 调闹铃时 / 调闹铃分」几个状态按模式键循环切换加减小键只在对应状态下生效。状态机用一段式或两段式都行关键是状态切换只认消抖后的单脉冲。4. 避坑与常见问题跑不起来先查这几条4.1 数码管显示乱码或全亮现象下载后数码管显示的不是数字而是一堆乱码或者所有段都亮。原因通常是段码表共阴共阳搞反了或者位选极性写反。解决先确认板子数码管是共阴还是共阳共阴段码高电平点亮、位选低电平选通共阳反过来。拿万用表或直接改段码表试一次就能定位。4.2 走时明显偏快或偏慢现象放一晚上发现快了几分钟。原因基本是分频计数终值算错或者板子晶振不是你以为的频率。解决查板子原理图确认晶振频率重新算CNT_1HZ。如果用的是 12MHz 板子却按 50MHz 写走时会快约 4 倍。另外注意别把CNT_1HZ/2写成CNT_1HZ那样频率会差一倍。4.3 按键按一下跳好几个数现象调时的时候按一下数字跳好几下甚至十几下。原因是没做消抖或者消抖后没转成单脉冲用了电平触发。解决确认按键路径上有消抖计数并且最终给计时模块的是单周期脉冲而不是持续电平。常见做法是消抖后再做一次边沿检测。4.4 闹铃不响或一直响现象到点蜂鸣器没反应或者一开机就一直响。原因一是alm_en使能位初值不对二是比较逻辑写成了只比时分导致响一分钟三是蜂鸣器极性接反。解决先确认alm_en复位后是 0再检查比较是否比到秒最后确认蜂鸣器是有源还是无源——有源给高电平就响无源需要方波驱动。4.5 综合报时序违例或资源不够现象综合能过但布局布线报时序不满足或者资源占用超了。原因通常是分频计数器位宽不够导致综合器推断出意外逻辑或者扫描和计时用了同一个时钟域但没处理好。解决检查所有计数器位宽是否够用确认全设计单时钟域都用系统时钟分频只产生使能脉冲而不是真的分频时钟这样最稳。5. 二次开发从能跑到好用的改造思路把基础功能跑通之后这个项目真正的价值在于它是个干净的底座往上加东西不容易翻车。我一般会从三个方向改。第一个方向是加整点报时和闹铃自动停。整点报时就是在time_counter里加一个判断min 0 sec 0时拉高一个标志送到蜂鸣器模块响一声。闹铃自动停则是在beep_drv里加一个响铃计数器alm_hit触发后开始计数响够 10 秒或按键确认后清零。改动集中在两个模块不动计时核心。第二个方向是换显示方案。如果板子带 LCD1602 或 OLED可以把seg_display整个替换掉接口保持hour/min/sec不变其他模块一行不用改。这就是前面模块拆分的回报——显示层和逻辑层解耦。下面是一个 LCD 替换的接口示意module lcd_display( input wire clk, input wire [4:0] hour, input wire [5:0] min, sec, output wire lcd_rs, lcd_rw, lcd_en, output wire [7:0] lcd_data ); // 内部做 ASCII 转换和时序驱动对外接口和 seg_display 一致 endmodule第三个方向是加温度或日期。加日期需要在计时模块里再加月、日、星期的进位逻辑闰年判断用取模就行加温度则要接 DS18B20 这类传感器单独写一个驱动模块把读数送到显示层。这类扩展的通用原则是新功能单独成模块通过顶层连线接入不改动已验证的计时和分频逻辑。验证方法上我习惯先在仿真里跑一遍。写一个 testbench把系统时钟周期设成 20ns对应 50MHz把分频参数临时改小比如CNT_1HZ改成 10这样几微秒就能看到秒进位不用真等一秒。仿真里重点看三个波形秒脉冲是否每 10 个时钟来一次、59 秒到 0 秒进位是否正确、alm_hit是否在设定时刻拉高。仿真过了再上板能省掉大量反复下载的时间。从那以后我每次做这类时序项目都强制先跑仿真再上板尤其是分频和进位这种「差一拍就全错」的地方仿真里看一眼波形比在板子上猜快得多。希望这个拆解能帮你把这块时钟跑起来再顺手改成自己想要的样子。本文还有配套的精品资源点击获取