1. 从一块被反复改版的板子说起EMC设计到底在解决什么问题很多硬件工程师都有过类似的经历功能测试全过样机跑了一周没出问题结果送去做电磁兼容摸底辐射发射在30MHz到230MHz这一段直接超标6到10个dB传导发射在低频段也压不住。更让人头疼的是整改的时候发现能动的空间几乎没有——结构件已经开模PCB已经量产滤波器位置被连接器占死屏蔽罩加不进去。这时候再回头谈EMC设计成本已经翻了好几倍。我做了十多年硬件和EMC相关工作见过太多项目把EMC当成测试阶段才需要操心的事。实际上EMC设计与风险评估的核心不是等超标了再去补救而是在方案阶段就把电磁兼容的隐患识别出来用最低的成本把它摁住。这篇文章想聊的就是一套可以落地的思路怎么在设计早期做EMC风险评估怎么把风险分级怎么针对不同等级采取不同的设计动作以及在实际案例里哪些地方最容易翻车。先明确一下讨论范围。这里说的EMC包括两大部分发射EMI和抗扰度EMS。发射又分传导发射CE和辐射发射RE抗扰度包括静电放电ESD、电快速瞬变脉冲群EFT、浪涌Surge、射频场感应的传导骚扰抗扰度CS、射频电磁场辐射抗扰度RS等。不同产品适用的标准不一样比如信息技术设备、家用电器、工业控制设备、汽车电子各自的标准体系和限值要求差别很大。但不管哪个体系底层的物理机理是相通的。这篇文章适合谁看如果你正在做硬件方案设计或者负责产品的EMC整改又或者你是项目经理需要评估一个产品的EMC风险和工作量那下面的内容应该能帮到你。我会尽量少讲纯理论多讲为什么这么设计和实际怎么做。2. EMC风险评估的四个维度把玄学变成可打分的清单很多人觉得EMC是玄学同一个电路换个布局就天差地别好像没有规律可循。其实不是没有规律而是影响因素太多人脑不容易同时权衡。风险评估的价值就是把这些因素拆成可量化、可打分的维度让团队在方案阶段就能对这个产品好不好过EMC有一个相对客观的判断。我通常从四个维度来评估骚扰源强度、耦合路径、敏感电路脆弱度、以及结构与线缆的暴露程度。这四个维度基本覆盖了EMC问题的完整链条——有源、有路、有受体、有天线。2.1 骚扰源强度先搞清楚敌人有多强骚扰源是EMC问题的起点。没有骚扰源后面的一切都不成立。评估骚扰源强度主要看几个方面开关频率和边沿速率。这是最关键的参数。一个DC-DC开关电源开关频率300kHz上升沿20ns和另一个开关频率2MHz、上升沿2ns的电源后者的高频谐波能量会高出很多。为什么因为上升沿越陡频谱的高频分量越丰富。根据傅里叶变换的规律一个理想方波的频谱包络以-20dB/decade下降但一旦考虑上升时间在频率超过1/(π·tr)之后包络会以-40dB/decade加速下降。所以上升时间从20ns缩短到2ns拐点频率提高了10倍高频段的能量自然就上去了。电流环路面积和di/dt。骚扰源的本质是变化的电流在环路中流动产生磁场进而通过空间耦合或线缆辐射出去。环路面积越大辐射效率越高。di/dt越大磁场变化率越高感应出的骚扰电压也越大。所以在评估时要重点关注那些大电流、高di/dt的回路比如开关电源的功率回路、电机驱动回路、Class-D功放的输出回路。电压跳变节点和dv/dt。开关节点、MOSFET漏极、变压器初级等位置电压跳变剧烈dv/dt高容易通过寄生电容耦合到机壳或地线上形成共模骚扰。评估时要看这些节点的电压幅值和跳变速率。时钟和数据线的频率。高速时钟、差分对、并行总线本身就是辐射源。频率越高、边沿越陡、走线越长辐射风险越大。在实际评估中我会给每个骚扰源打一个1到5分的强度分。1分表示低频、缓变、小电流5分表示高频、陡边沿、大电流。比如一个24V转5V的Buck电路开关频率500kHz负载电流2A上升沿15ns大概可以打3分。如果换成GaN器件上升沿3ns开关频率1MHz那就要打4到5分。2.2 耦合路径骚扰是怎么跑出去的有了骚扰源还得有路径才能形成问题。耦合路径分两大类传导和辐射。传导又分共模和差模。差模传导主要通过电源线或信号线之间的回路传播频率相对较低通常在1MHz以下比较显著。共模传导则是通过寄生电容到地形成的回路频率较高是辐射发射的主要来源之一。辐射耦合则包括空间电磁场直接耦合到线缆或电路以及线缆作为天线向外辐射。评估耦合路径时我会重点看几个地方电源入口的滤波设计。有没有共模电感、X电容、Y电容滤波器的截止频率和骚扰源的频率范围是否匹配滤波器的接地是否良好地平面的完整性。地平面被分割、开槽会导致回流路径变长环路面积增大辐射和敏感度都会变差。关键信号的走线。高速信号有没有参考平面有没有跨分割走线长度和天线效应是否明显线缆的屏蔽和滤波。外部线缆有没有屏蔽层屏蔽层怎么接地有没有共模扼流圈耦合路径的评分也是1到5分。路径越短、越直接、屏蔽越差分数越高。比如一个没有屏蔽的传感器线缆长度1米直接连到MCU的ADC引脚那耦合路径的分数就会很高。2.3 敏感电路脆弱度谁最容易被打趴下抗扰度问题的核心是敏感电路。同样的骚扰打在不同的电路上结果完全不同。评估敏感电路主要看噪声容限。电路的逻辑电平阈值、模拟信号的动态范围、复位引脚的触发电压这些决定了电路能承受多大的骚扰而不误动作。比如一个3.3V的MCU复位引脚的低电平阈值可能是0.8V如果地弹或耦合噪声超过这个值就可能误复位。带宽和响应速度。高带宽的模拟电路比如运算放大器、ADC前端对高频骚扰更敏感。低速电路相对皮实。关键功能的重要性。有些电路被骚扰了只是数据偶尔出错有些电路被骚扰了会导致系统死机或安全事故。评估时要区分对待。敏感电路的评分1分表示噪声容限高、带宽低、非关键功能5分表示噪声容限低、带宽高、涉及安全或关键功能。2.4 结构与线缆暴露程度天线效应有多大最后是结构和线缆。一个塑料外壳、内部线缆很短的产品和一个金属外壳但有很多长线缆的产品EMC表现完全不同。外壳的屏蔽效能。塑料外壳基本没有屏蔽作用金属外壳如果接地良好可以提供20到60dB的屏蔽效能。但如果有缝隙、开孔、通风孔屏蔽效能会大打折扣。缝隙的长度接近骚扰波长的1/4时会形成有效的缝隙天线泄漏严重。线缆的长度和走向。线缆是最有效的天线。长度接近骚扰波长1/4时辐射和接收效率最高。比如30MHz对应的波长是10米1/4波长是2.5米。如果产品有一根2.5米长的未屏蔽线缆那在30MHz附近的辐射和抗扰度都会很糟糕。接口和连接器的处理。连接器是骚扰进出的门户。有没有滤波有没有屏蔽引脚定义是否合理比如地线是否足够多结构和线缆的评分1分表示全屏蔽、短线缆、良好接地5分表示无屏蔽、长线缆、接地混乱。把这四个维度的分数乘起来或者加权求和就得到一个总体的EMC风险分。分数越高风险越大需要投入的设计资源和验证力度也越大。这个打分不追求绝对精确它的价值在于让团队有一个共同的讨论基础避免我觉得没问题和我觉得很悬这种无效争论。3. 风险分级之后不同等级对应的设计策略和验证力度打完分接下来就是怎么用这个分数。我的做法是把风险分成三级低风险、中风险、高风险。不同等级对应不同的设计策略、验证计划和资源投入。3.1 低风险产品标准设计加上一轮摸底测试低风险产品通常具备这些特征低速数字电路为主没有大功率开关电源线缆短且屏蔽良好外壳有金属屏蔽。比如一个简单的传感器模块供电是线性稳压信号是低速I2C外壳是金属的线缆不到10厘米。这类产品的EMC设计策略是遵循标准设计规范不需要额外的特殊措施。具体来说PCB布局遵循基本的EMC原则地平面完整、去耦电容靠近电源引脚、高速信号包地处理。电源入口加一个简单的π型滤波共模电感加X电容和Y电容。接口加TVS管做ESD防护。结构上保证金属外壳和PCB地良好搭接。验证力度在正式送检之前做一轮摸底测试。如果摸底通过直接送检。如果不通过再针对性整改。这类产品通常一轮就能过整改成本可控。3.2 中风险产品预留设计余量做两轮摸底中风险产品是大多数。它们有开关电源有高速信号有线缆但整体可控。比如一个工业控制器24V供电内部有DC-DC有RS485和CAN通信外壳是塑料的线缆长度1到2米。这类产品的策略是在设计阶段就预留EMC余量不要等到测试才发现问题。具体动作包括电源入口设计完整的EMI滤波器共模电感和Y电容的参数要计算不要随便抄一个。开关电源的开关节点加RC吸收电路或铁氧体磁珠减小dv/dt和di/dt。高速信号线做阻抗控制必要时加共模扼流圈。线缆接口加共模扼流圈和TVS管。塑料外壳内部喷涂导电漆或贴导电泡棉形成简易屏蔽。验证力度做两轮摸底测试。第一轮在EVT阶段主要看发射和ESD。第二轮在DVT阶段覆盖全部EMC项目。根据第一轮的结果调整设计第二轮验证整改效果。3.3 高风险产品从架构上解决多轮迭代高风险产品通常有这些特征大功率开关电源、高频高速电路、长线缆、塑料外壳、或者对安全要求极高。比如一个电机驱动器功率几百瓦开关频率几十kHz有长电机线外壳是塑料的。这类产品的策略是从架构层面解决EMC问题不要指望后期打补丁。具体来说电源架构上考虑多级滤波甚至加屏蔽隔离变压器。功率回路和信号回路严格分开地平面分割要谨慎避免形成大环路。电机线采用屏蔽线屏蔽层两端接地必要时加共模扼流圈和RC吸收。外壳考虑金属屏蔽或者内部加屏蔽罩。关键信号采用差分传输提高共模抑制能力。验证力度至少三轮摸底测试从模块级到系统级逐步验证。每一轮都要做详细的频谱分析定位骚扰源和耦合路径。整改时优先从源头减小骚扰其次切断耦合路径最后才考虑屏蔽敏感电路。这里要强调一点风险分级不是一成不变的。随着设计推进如果发现某个高风险项通过架构调整变成了低风险可以降级反之如果发现新的问题要升级。风险评估是一个动态过程不是一次性动作。4. 一个真实案例的完整拆解从超标10dB到一次通过下面用一个我经手过的案例把上面的思路串起来。为了保护隐私具体产品信息做了模糊处理但技术细节是真实的。4.1 项目背景和初始风险评估这是一个工业控制类产品24V供电内部有DC-DC降压到5V和3.3V有MCU、RS485通信、几路数字输入输出外壳是塑料的外部线缆包括电源线、通信线、IO线长度大约1.5米。产品需要过工业环境的EMC标准辐射发射和传导发射都要满足Class A限值。在方案阶段我做了风险评估骚扰源强度DC-DC开关频率500kHz上升沿约20ns负载电流1A打3分。MCU时钟24MHz打2分。整体骚扰源强度中等偏高。耦合路径电源入口有简单的LC滤波但共模电感参数没仔细算。地平面基本完整但DC-DC的功率回路和信号地有交叉。线缆没有屏蔽。打4分。敏感电路脆弱度MCU复位引脚没有额外滤波RS485接收端没有共模扼流圈。打3分。结构和线缆暴露程度塑料外壳线缆1.5米无屏蔽。打4分。综合评分3×4×3×4144属于高风险。需要从架构上重视。4.2 第一轮摸底辐射发射在45MHz超标8dB第一版样机做出来先做辐射发射摸底。结果在45MHz附近超标8dB水平极化和垂直极化都超。传导发射在500kHz到2MHz也有超标。拿到频谱图先定位骚扰源。45MHz这个频率和DC-DC的开关频率500kHz的90次谐波对应也和MCU时钟24MHz的二次谐波48MHz接近。为了区分我把DC-DC的开关频率从500kHz调到450kHz发现超标频点跟着移动到了40.5MHz说明主要骚扰源是DC-DC不是MCU时钟。接下来定位耦合路径。用近场探头在PCB上扫描发现DC-DC的输入回路和输出回路附近磁场最强。特别是输入电容到芯片的VIN引脚这一段环路面积较大。另外DC-DC的电感下方没有完整地平面磁场泄漏明显。传导发射的超标则和输入滤波器的共模电感有关。原来的共模电感是随便选的一个10mH的但它的自谐振频率只有几MHz在500kHz到2MHz这个频段阻抗已经下降滤波效果不好。4.3 整改措施从源头到路径的逐级处理针对定位到的问题我采取了以下整改措施源头减小骚扰在DC-DC的开关节点加了一个RC吸收电路电阻4.7Ω电容470pF。这个RC的作用是减缓开关边沿把上升时间从20ns拉长到约35ns。上升时间变长高频谐波能量下降。实测45MHz的辐射下降了约4dB。在DC-DC的输入和输出回路上尽量缩小小电流环路的面积。把输入电容移到芯片VIN引脚旁边输出电容移到电感旁边。这个动作让45MHz的辐射又下降了约2dB。切断耦合路径重新选择共模电感。根据DC-DC的开关频率和需要衰减的频段选择了一个自谐振频率在10MHz以上的共模电感电感量1mH。同时调整了X电容和Y电容的参数。传导发射在500kHz到2MHz下降了10dB以上满足了限值。在DC-DC电感下方增加完整的地平面并且用地过孔把顶层和底层的屏蔽地连接起来。这个动作把磁场泄漏降低了辐射又下降了约2dB。屏蔽和线缆处理在塑料外壳内部DC-DC区域贴了一层铜箔铜箔通过导电泡棉和PCB地连接。这个局部屏蔽让45MHz的辐射再下降了约3dB。电源线和通信线在入口处加了一个共模扼流圈线缆上的共模电流被抑制辐射和抗扰度都有改善。经过这些整改45MHz的辐射从超标8dB变成了余量6dB传导发射也有足够余量。4.4 第二轮验证和量产一致性第二轮摸底覆盖了全部EMC项目包括ESD、EFT、Surge、CS、RS。ESD在接触放电4kV时MCU偶尔复位。检查发现复位引脚没有滤波电容加了一个100nF电容到地问题解决。EFT在电源线上打2kV时通信偶尔出错在通信线入口加了一个共模扼流圈后解决。这里要特别提一下量产一致性的问题。样机整改通过不代表批量生产都能过。我在小批量试产时抽了5台做辐射发射测试发现其中一台在45MHz的余量只有2dB比其他几台差。排查发现是这台机器的DC-DC电感批次不同磁芯材料有差异导致开关边沿略有不同。后来把电感的供应商和批次固定下来并且把RC吸收电路的参数做了微调增加了设计余量才保证了批量一致性。这个案例给我的经验是EMC整改不能只盯着样机要考虑到物料批次、生产工艺、装配差异带来的波动。设计余量至少要留6dB最好留10dB否则量产时很容易翻车。5. 那些评估表上不会写、但实际最坑人的细节做了这么多项目我发现真正让人翻车的往往不是那些写在教科书上的大道理而是一些评估表上不会列、但实际影响巨大的细节。下面挑几个我踩过的坑分享给你。5.1 地平面的隐形断裂过孔和分割的陷阱地平面完整这句话说起来简单做起来难。我见过一个项目PCB上地平面看起来是完整的但实际测试辐射超标。用近场探头扫描发现某个区域磁场特别强。放大看PCB原来那个区域的地平面被一排过孔割成了两半——过孔本身是连接顶层和底层地的但排列太密把地平面分割了。高频回流电流被迫绕行环路面积增大辐射就上去了。还有一个常见问题是地平面分割。模拟地和数字地分割本意是防止数字噪声干扰模拟电路。但如果分割不当跨越分割的信号线回流路径被切断反而会形成更大的环路。我的经验是除非有明确的隔离需求否则不要轻易分割地平面。如果必须分割要保证跨越分割的信号线旁边有足够的 stitching 电容或过孔给回流电流提供低阻抗路径。5.2 滤波器的接地质量Y电容的接地线比电容本身更重要共模滤波器的Y电容作用是给共模电流提供一条低阻抗的回路到地。但如果Y电容的接地线很长、很细或者接地点的阻抗很高那Y电容就形同虚设。我见过一个产品Y电容选了很好的型号但接地线走了5厘米而且只通过一个过孔连接到地平面。实测共模传导发射在1MHz到5MHz超标。后来把Y电容的接地线缩短到1厘米以内并且用两个过孔连接到地平面超标问题解决。Y电容的接地线电感量每厘米大约10nH。5厘米就是50nH在5MHz时的阻抗是1.57Ω。而Y电容本身的阻抗在这个频率可能只有零点几欧姆。接地线的阻抗远大于电容阻抗滤波效果自然大打折扣。所以Y电容的接地线要尽可能短、尽可能粗最好直接连接到金属外壳或地平面。5.3 线缆屏蔽层的猪尾巴两端接地还是单端接地屏蔽线缆的屏蔽层怎么接地是一个经典问题。理论上屏蔽层两端接地可以抑制磁场耦合单端接地可以抑制电场耦合。但实际中两端接地会形成地环路如果两端的地电位不同屏蔽层上会有电流反而成为骚扰源。我的经验是对于高频骚扰屏蔽层两端接地并且确保两端的地电位差尽可能小。如果两端地电位差无法避免可以在屏蔽层的一端通过一个电容接地或者加一个共模扼流圈。对于低频骚扰单端接地可能更合适。还有一个常见的错误是**猪尾巴接地**。屏蔽层剥开一长段拧成一根线再焊到PCB地上。这个猪尾巴的电感量很大高频时阻抗很高屏蔽效果基本丧失。正确的做法是360度环形接地用屏蔽夹或导电泡棉把屏蔽层完整地压接到地平面上。5.4 结构缝隙的天线效应为什么你的屏蔽罩没用金属屏蔽罩的屏蔽效能取决于缝隙的长度。如果缝隙长度接近骚扰波长的1/4屏蔽效能会急剧下降。比如一个屏蔽罩上有一条5厘米长的缝隙在1.5GHz时波长是20厘米1/4波长是5厘米这条缝隙就成了一个有效的缝隙天线屏蔽罩基本失效。我见过一个产品屏蔽罩设计得很好但装配后有一条3厘米的缝隙因为卡扣设计不合理。实测在2.5GHz附近辐射超标。后来把卡扣改成弹片缝隙控制在1厘米以内问题解决。缝隙的长度要小于骚扰最高频率对应波长的1/20。如果最高频率是1GHz波长30厘米1/20是1.5厘米。所以屏蔽罩的缝隙要控制在1.5厘米以内。如果做不到就要用导电衬垫填充缝隙。5.5 测试环境的隐形干扰你的超标可能不是你的问题最后说一个容易被忽略的点测试环境本身。我遇到过好几次产品在实验室摸底超标但送到正式测试机构就过了。排查发现实验室附近有广播发射塔或者实验室的接地不干净引入了额外的背景噪声。在摸底测试时一定要先测背景噪声。把产品关掉只开测试设备看频谱上有没有明显的背景信号。如果背景噪声在限值附近那你的测试结果就不可信。另外测试桌面的高度、线缆的摆放、电源的来源都会影响结果。正式测试时要按照标准的要求布置摸底时也要尽量模拟。6. 把EMC风险评估嵌入研发流程几个可操作的建议聊了这么多最后回到流程层面。EMC风险评估不是一次性的动作它应该嵌入到研发流程的每个阶段。下面是我总结的几个可操作的建议。6.1 方案阶段做一次全面的风险评估输出风险清单在方案评审时把前面说的四个维度过一遍输出一份风险清单。清单里列出每个风险项、评分、以及对应的设计措施。这份清单要作为设计输入传递给硬件、结构、PCB Layout各个角色。比如如果评估发现DC-DC是高风险骚扰源那硬件工程师就要在原理图设计时预留RC吸收电路的位置PCB Layout工程师就要注意功率回路的面积和地平面处理结构工程师就要考虑是否需要局部屏蔽。6.2 设计阶段关键节点做设计评审检查EMC措施落地在原理图评审和PCB评审时专门检查EMC措施是否落地。我通常会看这几个地方电源入口的滤波器参数是否计算过共模电感的自谐振频率是否覆盖需要衰减的频段开关电源的开关节点是否有吸收电路功率回路面积是否最小高速信号是否阻抗控制是否有参考平面地平面是否完整有没有被分割或割裂接口是否有滤波和防护线缆屏蔽层怎么接地结构缝隙是否可控屏蔽罩的接地是否良好这些检查项可以做成一个Checklist每次评审时逐项确认。6.3 验证阶段分阶段摸底逐步收敛不要等到最后才做EMC测试。在EVT阶段做一轮摸底重点看发射和ESD。在DVT阶段做第二轮覆盖全部项目。在PVT阶段做第三轮验证量产一致性。每一轮测试后都要更新风险清单把已经解决的风险项关闭把新发现的风险项加进去。摸底测试不一定要去正式机构自己搭一个简易的测试环境也可以。近场探头、频谱分析仪、LISN这些设备投入不大但能发现大部分问题。关键是测试方法要一致这样才能对比整改前后的效果。6.4 量产阶段监控一致性留足余量量产阶段最容易出问题的是物料批次差异和装配差异。我的做法是关键物料如共模电感、Y电容、磁珠固定供应商和批次不要随意更换。在设计时留足余量至少6dB最好10dB。定期抽检每批抽1到2台做快速摸底监控一致性。如果发现余量下降及时排查物料和工艺。EMC设计不是一劳永逸的事它需要持续的关注和迭代。但只要你把风险评估做在前面把设计措施落实到位把验证做扎实大部分产品都能一次通过而且成本可控。我在实际项目中的体会是EMC问题早发现早解决成本最低晚发现晚解决成本翻倍不发现不解决市场会帮你发现那时候成本就不可控了。希望这篇文章的思路能帮你在下一个项目里少走一些弯路。