1. 项目概述与核心挑战搞了十几年嵌入式硬件设计从早期的8位单片机到现在的百兆赫兹级DSP最大的感受就是速度上去了麻烦也跟着来了。特别是像TI的TMS320F28xx/F28xxx这类数字信号控制器DSCCPU主频动辄150MHz内部还集成了ADC、PWM、CAN这些模拟和数字混合外设。你画原理图时可能觉得“不就是接个线嘛”但真到了调试阶段ADC读数跳得跟心电图似的PWM输出波形毛刺多得能当梳子用这时候才明白什么叫“硬件设计是玄学”。其实这根本不是玄学而是物理规律。当信号边沿时间进入纳秒级PCB上那几厘米长的铜箔就不再是简单的导线了它会变成传输线、天线、甚至是个小电感电容。你面对的敌人是寄生参数、地弹噪声、串扰和电磁辐射。这份指南就是帮你把这些敌人一个个揪出来告诉你该怎么对付。无论你是刚接触F28xx系列的新手还是想优化现有设计的老鸟下面这些从原理图到布局再到EMI/EMC的实战经验都能让你少走很多弯路。2. 核心硬件模块的电路设计要点2.1 时钟电路系统的“心跳”必须稳时钟是数字系统的心跳心跳乱了全身都得出问题。F28xx系列给你两种选择用片内振荡器接外部晶振或者直接喂一个外部时钟信号给XCLKIN引脚。2.1.1 晶振 vs. 外部有源振荡器成本敏感的项目首选晶振内部振荡器电路。但这里有个大坑负载电容CLOAD。晶振规格书上标称的负载电容比如12pF、20pF不是你直接买两个对应容值的电容焊上去就完事了。实际的有效负载电容CLOAD是晶振两端对地电容C1和C2的串联值。公式是CLOAD (C1 * C2) / (C1 C2)。但PCB走线和芯片引脚本身还有几个皮法pF的寄生电容所以你实际贴的C1和C2值应该比计算值小3-5pF。我吃过亏有一次按理论值配了22pF电容结果晶振在低温下死活不起振后来换成18pF才解决。最稳妥的办法是让晶振厂家用你的实际PCB和芯片做匹配测试。如果系统里还有其他芯片需要同一个时钟或者你对时钟的精度、抖动要求特别高那就别折腾无源晶振了直接上有源温补振荡器TCXO。F280x和F28xxx器件兼容1.8V/1.9V内核电压或3.3VI/O电压的时钟输入电平接对就行。但F281x比较特殊它的XCLKIN引脚电平必须与内核电压VDD一致1.8V/1.9V。如果你手头只有3.3V的振荡器必须加一个像SN74LVC1G14这样的电平转换器千万别直接怼上去。2.1.2 时钟丢失与跛行模式这是个容易被忽略的“安全特性”。如果输入时钟OSCCLK没了PLL会输出一个1-5MHz的“跛行模式”时钟让CPU和部分外设还能苟延残喘。听起来挺好但对于实时性要求高的控制系统比如电机驱动时钟频率骤降会导致PWM失控电机可能直接飞车。所以如果你的应用绝对不允许时钟异常必须在硬件上增加看门狗时钟监测电路。一个简单的思路是用CPU的某个GPIO周期性输出脉冲给一个RC电路充电再用另一个带施密特触发的GPIO或专用复位芯片监测其电压。一旦时钟停止脉冲消失电容电压会上升到阈值从而触发芯片复位。2.1.3 XCLKOUT的妙用XCLKOUT这个引脚太有用了。复位时它默认输出SYSCLKOUT/4你可以通过软件配置成与系统时钟同频或二分频。我习惯在PCB上把它引到一个测试点上电第一件事就是用示波器看这个点有没有波形、频率对不对。这是快速判断芯片是否起振、PLL是否锁定的最直接方法。如果不用务必在软件里关掉设置XINTCNF2寄存器的CLKOFF位省电还能减少一点辐射。2.2 复位、看门狗与JTAG系统的“生命线”与“后门”2.2.1 复位电路设计XRS引脚负责芯片复位。上电复位POR的脉冲宽度要足够长必须等到电源稳定VDD 1.5V且晶振起振通常需10ms之后。我一般会设计一个RC延时电路或直接用电源监控芯片如TPS3801产生一个至少100ms的低电平脉冲。关键一点断电时XRS必须在VDD降到1.5V之前至少8μs被拉低这是为了保护内部Flash。很多简单的RC复位电路无法满足这个下电时序建议用带手动复位按钮的专用复位芯片它通常能同时满足上电和下电的时序要求。2.2.2 JTAG调试接口的“坑”JTAG是开发的命脉但布不好就是噪声的入口。官方文档说JTAG连接器距离DSC引脚要小于6英寸约15厘米我的经验是最好控制在2英寸5厘米以内并且走线要短而直避免靠近高频或大电流线路。三个引脚必须重点处理TRST内部有弱下拉但在噪声环境下极易被干扰拉高一旦拉高芯片就进入测试模式程序“假死”。必须外接一个2.2kΩ的下拉电阻到地把它牢牢钉在低电平。EMU0和EMU1内部可能有上拉但不一定可靠。必须外接2.2kΩ到4.7kΩ的上拉电阻到VDDIO3.3V。滤波在TRST、EMU0、EMU1这三个引脚到地之间就近放置一个0.1μF的陶瓷电容能有效滤除高频噪声。这个细节很多工程师会忽略结果在电机驱动板等噪声大的环境里仿真器经常连不上。对于多DSC系统JTAG可以菊花链Daisy-Chain连接。但要注意仿真时需要用TI的并行调试管理器PDM。所有数据都会串行通过链上的每一个器件所以链路的顺序和连接必须正确。2.3 模拟数字转换器ADC精度与噪声的博弈ADC是连接模拟世界和数字世界的桥梁也是最娇气、最容易出问题的部分。2.3.1 前端驱动与RC滤波ADC输入引脚不是理想的电压表。如图11所示它内部有模拟开关电阻Ron≈1kΩ和采样电容Csh≈1.64pF。直接输入高阻抗信号采样瞬间电压会被拉低导致采样错误。必须用运放做缓冲和驱动。图12的电路是经典配置运放接成电压跟随器后面跟一个RC滤波Rin, Cin。这里的Rin和Cin不只是滤波更是采样保持的“能量池”。在ADC采样开关闭合的短暂时间内由ACQ_PS设置需要给内部的1.64pF电容充电。外部电容Cin建议20-30pF在采样间隔内被充满电采样瞬间能快速向内部小电容补充电荷保证采样电压稳定。Rin的作用是隔离防止运放输出级因容性负载产生振荡但阻值不能太大一般不超过100Ω否则会和Cin形成大的时间常数导致信号建立时间不足。计算公式与选型考量采样窗口时间必须大于外部RC网络的建立时间。建立时间常数 τ (Rin Rsw) * (Cin Csh Cp)。其中Rsw是内部开关电阻1kΩCp是引脚寄生电容约10pF。假设Rin100Ω Cin22pF则 τ ≈ (1001000)Ω * (221.6410)pF ≈ 1.1kΩ * 33.64pF ≈ 37ns。为了达到½ LSB的精度12位ADC约为0.012%需要约9倍时间常数9τ来稳定即约333ns。你需要确保ADC的采样窗口时间由ADC时钟和ACQ_PS决定远大于这个值。如果系统要求高采样率就必须减小Rin或Cin。运放选型必须选低噪声、低失调、轨到轨输入/输出的单电源运放。TI的OPA376系列精密低噪声和TLV247x系列高驱动能力都是经过验证的好选择。电源必须干净最好用LC滤波器从模拟电源单独隔离供电。2.3.2 参考电压内部与外部之争片内基准源温漂典型值为50ppm/°C。如果你的产品工作温度范围宽比如-40°C到85°C这个温漂带来的误差可能无法接受。以3V量程、12位ADC计1LSB约为732μV。50ppm/°C的温漂在125°C温差下会引入 3V * 50e-6/°C * 125°C 18.75mV的误差超过25个LSB这时就必须用外部精密基准源如REF50xx系列温漂可低至3ppm/°C。接法注意F280x/F28xxx只有一个参考输入引脚ADCREFIN。接外部基准时还需在软件中配置ADCREFSEL寄存器来告知芯片外部基准的电压值1.024V, 1.5V或2.048V。注意这不会改变ADC的输入电压范围始终是0-3V只改变内部放大器的增益。F281x需要两个参考引脚ADCREFP和ADCREFM两者压差需稳定在1.00V ±0.05V。需要用精密运放如TLV2444进行缓冲并搭配精密电阻分压网络来产生这两个电压。2.3.3 校准与未用引脚处理F2833x等新型号片内固化有ADC_cal()例程上电后Boot ROM会自动调用校准偏移和增益。对于老型号F281x F280x需要手动校准。TI提供了详细的校准应用报告SPRA989 SPRAAD8通常的做法是给ADC输入已知的精确电压如0V和3V读取转换结果计算出实际的偏移和增益误差然后在软件中进行补偿。所有不用的ADC输入引脚ADCINx必须接地模拟地AGND绝对不能悬空。悬空的引脚像天线一样拾取噪声会通过内部多路复用器干扰其他正在采样的通道。如果整个ADC模块都不用所有ADC电源和地引脚仍需正确连接模拟电源VDDA2 VDDAIO接3.3V模拟核电源VDD1A18接1.8V/1.9V所有地引脚接对应的地。ADCLO接地ADCREFIN接地ADCREFP/ADCREFM通过一个100nF电容接地ADCRESEXT接22kΩ电阻到地。最后别忘了在软件中关闭ADC模块时钟以省电。2.4 电源系统设计多电压域的协调与隔离F28xx器件有多个电源引脚内核电压VDD1.8V/1.9V、I/O电压VDDIO3.3V、Flash编程电压VDD3VFL3.3V、以及多组模拟电源VDDA2 VDDAIO VDD1A18等。一个都不能少都必须接对。2.4.1 数字与模拟电源隔离这是保证ADC性能的黄金法则。数字电路特别是CMOS电路在开关瞬间会产生很大的瞬态电流在电源线上造成毛刺和噪声。如果ADC的模拟电源和数字电源共用一条走线或一个LDO这些噪声会直接耦合进ADC导致转换结果跳动。标准做法使用同一个3.3V输入但用磁珠Ferrite Bead或电感配合电容组成π型滤波器为模拟部分产生一个“安静”的AVDD。如图16所示。磁珠在高频下呈现高阻抗能阻断噪声而直流电阻极小通常0.1Ω压降可忽略。推荐Murata的BLM21PG系列。电容要选用低ESR的陶瓷电容如X7R或X5R材质典型值10μF大电容并联0.1μF小电容分别滤除低频和高频噪声。在要求极高的场合可以用独立的LDO分别为数字和模拟部分供电。但这时要格外小心“地”的处理如果数字地和模拟地在芯片下方或远处才单点连接会形成大的地环路反而更糟。2.4.2 电源时序F280x/F28xxx相对宽松。核心要求是VDD内核的上电不能晚于VDDIOI/O。最好同时上电或者VDD先于VDDIO达到0.7V。这是为了防止I/O缓冲器中的3.3V晶体管先于1.8V晶体管导通导致I/O引脚出现毛刺。F281x要求严格。3.3V电源VDDIO VDD3VFL等必须先上电并在其达到2.5V后1.8V/1.9V电源VDD才能开始上电。下电时必须在VDD降到1.5V之前至少8μs将XRS拉低。这通常需要用到具有电源时序控制功能的电源管理芯片或额外的MOSFET开关电路来实现。2.4.3 电源芯片选型与功耗估算别让电源芯片工作在满负荷。计算总功耗时要把所有模块的最大电流查数据手册电气特性章节加起来再乘以2作为裕量。别忘了GPIO引脚驱动外部负载的电流以及Flash编程时额外的峰值电流可达200mA。LDO vs. DC-DCLDO如TPS767D301优点噪声低纹波小电源抑制比PSRR高响应快电路简单。缺点效率低压差大时发热严重输出电流通常较小。DC-DC开关稳压器优点效率高发热小可支持大电流。缺点开关噪声大需要更复杂的外围LC滤波和PCB布局来抑制噪声。对于ADC和PLL这类对噪声敏感的电路优先选用LDO。如果整体功耗大必须用DC-DC那么一定要为模拟部分额外增加一级LDO进行二次稳压和滤波。2.5 启动模式与Flash编程芯片上电后Boot ROM会检查特定GPIO引脚的状态来决定从哪里启动Flash SARAM SCI Boot等。如果产品启动模式固定直接在原理图上将这些GPIO通过电阻上拉或下拉到固定电平。如果需要通过SCI进行在线升级In-System Programming ISP那么这些GPIO的电平必须能通过跳线或开关进行切换。通常的做法是默认配置为从Flash启动用户程序升级时通过外部命令或拨码开关改变GPIO电平复位后进入SCI Bootloader模式接收来自串口的主机程序并烧写至Flash。Flash编程可以通过JTAG开发阶段或SCI量产和现场升级进行。如果使用SCI编程需要在硬件上设计RS-232或RS-485收发器电路连接到SCI引脚。3. 原理图与PCB布局设计实战画完原理图只是万里长征第一步。PCB布局布线才是决定硬件成败的关键尤其是对于这种高速混合信号系统。3.1 去耦电容芯片的“贴身保镖”去耦电容的作用是为芯片瞬间的大电流需求提供本地能量库同时将电源线上的高频噪声短路到地。F28xx芯片每个电源引脚VDD VDDIO VDDA等都需要一个。3.1.1 选型与放置容值通常使用0.1μF100nF的陶瓷电容。这个值对滤除几十MHz到百MHz的噪声很有效。对于电源入口处或大电流芯片还需要并联一个10μF的钽电容或大容量陶瓷电容来应对低频电流波动。类型必须选用低ESR等效串联电阻的陶瓷电容如X7R或X5R材质。ESR越小滤波效果越好。位置尽可能靠近芯片的电源引脚理想情况是直接放在引脚正下方的PCB背面如果空间允许。绝对不要通过过孔再连接过孔会引入额外的寄生电感约1nH严重削弱高频去耦效果。电容的接地端到芯片地引脚或地平面的路径也要最短。计算在噪声敏感的设计中可以根据公式计算理论值C I_surge / (2 * π * f_noise * V_ripple)。其中I_surge是瞬态电流可从数据手册的电流消耗曲线估算f_noise是你想抑制的主要噪声频率V_ripple是允许的最大电源纹波。但实际工程中按“每个电源引脚一个100nF电源入口加10μF”的经验法则来布置在绝大多数情况下都够用。3.2 布局规划分区与流向好的布局是成功的一半。遵循“功能分区信号流线性”的原则。电源模块放在板子边缘靠近电源接口的位置。如果使用发热的LDO要预留散热空间或敷铜。电源模块的输出应先经过滤波电容再通过较宽的走线或电源平面分配到各个区域。主芯片DSC放在板子中央略靠近电源的位置方便向四周连线。时钟电路晶振、负载电容、振荡器必须紧挨着X1/X2或XCLKIN引脚放置。走线要短、直下方用完整的地平面屏蔽并用地线包围时钟走线避免它成为辐射源。模拟部分包括ADC驱动运放、基准电压源、模拟电源滤波电路等。必须远离数字部分、开关电源、继电器、电机驱动等噪声源。最好用“壕沟”即禁止布线的空白区域进行物理隔离。高速数字部分如外部存储器接口XINTF、高速通信接口等应靠近DSC相关引脚。大电流开关部分如电机驱动H桥、继电器驱动电路应单独放在一角并远离模拟和时钟区域。3.3 接地艺术模拟地、数字地与分割接地是PCB设计中最重要也最容易被误解的部分。3.3.1 为什么要分割地数字地DGND上充满了高频开关噪声地弹噪声。模拟地AGND需要极其安静以保证ADC、运放等模拟电路的精度。如果数字和模拟部分共用完整的地平面数字噪声会通过地平面耦合到模拟部分破坏信号完整性。3.3.2 如何正确分割地平面物理分割在PCB上将地平面层通常是中间层用一条细长的空白无铜区域分割成数字地区和模拟地区。如图19所示。单点连接数字地和模拟地必须在一点连接在一起通常选择在ADC芯片下方或电源滤波电容的接地端。这个点是整个系统的“星形接地”点或“参考地”。绝对不能用磁珠或0欧电阻连接两地在高频下磁珠的高阻抗会在两地之间产生电压差适得其反。严格分区所有模拟器件运放、基准源、模拟电源滤波电容的地都必须连接到模拟地区。所有数字器件的地都必须连接到数字地区。决不能让一条数字信号线从模拟地区上方跨过反之亦然。因为信号的回流电流会试图在参考地平面即其下方的地平面上寻找路径如果信号跨区回流路径就会被割裂形成一个大环路天线辐射和耦合噪声激增。多层板策略对于4层或更多层板通常分配一个完整的内层作为地平面。即使做了分割也要确保数字和模拟地区在各自区域内是完整的平面不要被信号线割裂得支离破碎。3.3.3 双面板的接地策略双面板没有完整的地平面层挑战更大。此时应采用“星形接地”或“接地母线”策略在板子中央或电源入口处设置一个主接地点。从该点引出较粗的“地线主干道”到各个功能区模拟区、数字区、电源区。每个功能区内器件的地先连接到本区的“地线支路”再汇入主干道。尽可能铺铜在信号线稀疏的区域大量敷设接地铜皮并通过过孔将顶层和底层的接地铜皮连接起来形成一个粗糙的“网格地”这比细长的地线效果好得多。3.4 布线规则细节决定成败线宽与间距电源线要宽根据电流计算通常20mil。信号线可细5-10mil但高速线要控制阻抗。线间距至少3倍于线宽以减少串扰。避免直角走线直角拐角会增加有效线宽导致特性阻抗突变引起信号反射同时拐角处更容易辐射电磁波。应使用45度角或圆弧走线。如图20所示圆弧走线对阻抗连续性最好。过孔的使用过孔会引入约1nH的电感和0.5pF的寄生电容对高速信号是负担。尽量减少过孔数量。对于差分对如CAN USB两个信号线的过孔必须对称放置以保持长度一致。层间交叉走线相邻两层如顶层和底层的信号线应垂直走线一层水平一层垂直这样可以最小化层间串扰。关键信号线时钟线、高速总线XINTF、PWM输出线等要优先布线保证路径最短并用地线包围或与地线平行走线为其提供清晰的回流路径。3.5 调试与测试点的预留“测试点不是成本是保险。”在布局时就要规划好。必须预留的测试点XCLKOUT检查时钟、DGND、AGND、3.3V、1.8V/1.9V、ADC参考电压ADCREFP/ADCREFM。XCLKOUT的测试点必须非常靠近芯片引脚。关键信号跳线/0欧电阻在关键的电源路径、信号路径如Boot模式选择GPIO、ADC输入路径上放置0欧电阻或跳线帽。调试时可以断开连接插入测试仪器或者临时改变配置极其方便。JTAG连接器除了前面说的要靠近芯片其下方和周围不要走其他高速信号线避免干扰。4. EMI/EMC与ESD设计考量你的板子可能功能完全正常但就是过不了电磁兼容认证或者在实际环境中动不动就死机。这就是EMI/EMC和ESD问题。4.1 EMI/EMC抑制发射提高抗扰电磁干扰EMI是你的板子产生的噪声干扰别人。电磁兼容性EMC是你的板子抵抗外界噪声的能力。两者都至关重要。4.1.1 噪声来源高速数字信号边沿陡峭的时钟、PWM、数据总线其高频谐波非常丰富。电流回路面积信号线与其回流路径形成的环路面积越大天线效应越明显辐射越强。电源噪声开关电源的开关噪声、芯片瞬态电流引起的电压跌落。传输线效应阻抗不匹配导致信号反射产生振铃和过冲这些也是辐射源。4.1.2 抑制措施实战清单去耦电容组合拳除了每个电源引脚旁的0.1μF电容在电源入口处使用不同容值的电容并联如10μF 1μF 0.1μF以覆盖更宽的频率范围。注意电容的自谐振频率。使用三端电容对于频率高于20MHz的噪声Murata的NFM系列等三端陶瓷电容比普通两端电容具有更低的阻抗。最大化地平面即使在布线层也要在空白区域填充接地铜皮并用过孔密集连接到主地平面形成“接地网格”。高速信号串联电阻在时钟、地址线等高速信号输出端串联一个22Ω到50Ω的小电阻。这可以减缓信号上升沿减少高频谐波分量从而降低辐射。只要不影响时序建立时间这是个低成本高收益的方法。对称PWM在电机驱动中使用对称PWM中心对齐比非对称PWM边沿对齐能减少约66%的dU/dt和di/dt噪声。空间矢量PWMSVPWM在此基础上还能再减少约30%的开关损耗和辐射。最小化回路面积这是最有效的原则。确保每一条信号线都有紧邻的回流地路径。对于差分对要严格等长、等距、平行走线。分区与隔离重申数字、模拟、大功率部分严格分区。接口信号如RS-232 CAN在进入/离开板子时使用π型滤波器电阻/磁珠电容或共模扼流圈。叠层设计多层板中将电源平面和地平面紧密相邻如第二层地第三层电源。这能形成天然的平板电容提供极佳的高频去耦。故障排查如果EMI测试失败在某频率如300MHz而板上并无此频率的源那很可能是某个100MHz时钟的三次谐波。重点处理该时钟线的滤波和屏蔽。4.2 ESD防护防患于未然F28xx器件本身符合2KV人体模型HBM和500V充电器件模型CDM的ESD标准。但这指的是芯片引脚对芯片内部电路的保护。当你的信号通过连接器引到机箱外部时如按键、通信接口就必须增加外部ESD保护器件如TVS二极管阵列如TPD4E001。重点防护对象JTAG接口引脚、复位引脚XRS、晶振引脚X1/X2、以及所有连接到外部接插件的GPIO。这些引脚的走线要短环路面积要小。对于整个系统机箱屏蔽、电缆屏蔽和接地也是解决辐射发射和增强抗扰度的重要手段。5. 常见设计陷阱与调试心得干了这么多年踩过的坑无数这里分享几个最典型的陷阱一ADC读数不准跳动大检查清单模拟电源是否干净用示波器交流耦合档近距离探测ADC的模拟电源引脚VDDA看纹波是否超过几十mV。如果噪声大检查LC滤波电路磁珠是否选对电容是否靠近引脚。参考电压是否稳定测量ADCREFP/ADCREFM或ADCREFIN看是否有噪声。外部基准源输出必须用运放缓冲且不能带其他负载。输入信号驱动能力是否足够检查运放输出端的RC滤波参数Rin Cin。用示波器在ADC采样时刻触发观察输入引脚电压在采样窗口内是否稳定。如果看到电压跌落减小Rin或增大Cin或降低采样率。地平面分割是否正确数字信号线是否跨越了模拟地区模拟器件的地是否都接入了安静的模拟地未使用的ADC输入引脚是否接地悬空的引脚是最大的噪声源。陷阱二系统运行时偶发死机尤其是靠近继电器或电机动作时检查清单复位和JTAG引脚检查TRST是否有强下拉2.2kΩEMU0/1是否有上拉4.7kΩ是否有0.1μF滤波电容。这是最常见的原因。电源完整性在大负载开关瞬间如电机启动用示波器查看内核电压VDD和I/O电压VDDIO是否有大幅跌落跌落到芯片工作电压下限以下。可能需要增加电源芯片的输出电容或优化电源路径走线。PCB布局大电流开关回路是否与敏感信号时钟、复位距离过近尝试在继电器线圈或电机驱动MOSFET的漏极对地加RC吸收电路Snubber或续流二极管抑制电压尖峰。陷阱三高频时钟或PWM输出波形畸变有过冲振铃检查清单传输线效应如果走线较长大于信号上升沿时间对应电气长度的1/6就需要端接匹配。在源端串联一个电阻值等于走线特征阻抗与驱动芯片输出阻抗之差可以显著改善。回流路径不连续检查该信号线下方是否有完整的地平面作为回流路径。如果信号线换层了是否在换孔旁边放置了接地过孔为回流电流提供就近的路径陷阱四Flash编程失败或程序偶尔跑飞检查清单电源时序仅F281x严格检查3.3V和1.8V的上电、下电时序是否符合要求。使用具有时序控制功能的电源芯片。Flash编程电压VDD3VFL确保该引脚连接到了干净的3.3V并且在编程期间电压稳定。Boot模式引脚在程序开始运行前Boot模式引脚的状态必须稳定。如果这些引脚通过长线连接跳线帽容易被干扰。建议在引脚就近处用电阻拉至默认电平跳线帽用于改变状态。最后一点心得仿真与计算很重要但实测是唯一标准。在PCB投板前用SI/PI仿真工具跑一下信号完整性和电源完整性总是好的。但板子回来后一定要用示波器最好是带高频探头的、频谱分析仪如果条件允许仔细测量关键节点的波形和噪声。很多时候理论完美的设计需要根据实测结果进行细微调整比如电容的容值、电阻的阻值、滤波器的参数。硬件设计是一门在理论与实践中不断寻找平衡的艺术。希望这份融合了官方指南和实战经验的总结能帮你打造出更稳定、更可靠的TMS320F28xx硬件平台。