1. 项目概述与时间同步的核心价值在工业自动化、汽车电子和物联网这些对时序要求极为严苛的领域时间同步早已不是“锦上添花”的功能而是系统能否稳定、可靠、精确运行的“生命线”。想象一下在一个现代化的智能工厂里机械臂的协同作业、传送带的精准启停、视觉检测系统的拍照触发乃至跨设备的数据采集与处理所有这些动作都需要在微秒甚至纳秒级的时间窗口内严格对齐。如果各个控制节点的“手表”走得不一样快轻则导致生产效率下降、产品质量不稳定重则可能引发设备碰撞、生产线停摆等严重事故。这就是时间同步技术要解决的根本问题让分布式系统中所有独立的时钟都能“看齐”一个统一的、高精度的“指挥官时钟”。传统的时间同步方案比如软件层面的NTP网络时间协议精度通常在毫秒级这在办公网络里同步一下服务器时间没问题但到了工业现场这个精度就完全不够看了。因此业界发展出了像IEEE 1588 PTP精密时间协议及其衍生标准IEEE 802.1AS主要用于桥接局域网的时间敏感应用这样的硬件辅助协议可以将同步精度提升到亚微秒乃至纳秒级别。然而现代复杂的嵌入式系统例如工业网关、边缘控制器、车载计算单元往往需要同时接入多种网络处理多种协议。一个设备可能一边通过以太网接收来自上层控制器的IEEE 1588v2同步信号另一边又要通过PCIe总线与协处理器交换带时间戳的数据同时其内部的多个处理器内核、硬件加速器之间也需要一个统一的“系统时间”来协调任务。这就带来了一个核心挑战如何在一个SoC片上系统内部高效、低抖动地实现跨协议、跨时钟域的时间同步德州仪器TI的AM65xx系列处理器正是为应对此类复杂场景而设计的。它不仅仅是一颗性能强大的多核ARM处理器更是在芯片内部构建了一套完整的、硬件级的多协议时间同步架构。这套架构的精妙之处在于它通过专用的硬件模块如CPTS、TSR和灵活的路由机制将来自不同接口工业以太网、PCIe、外部引脚的时间同步事件“消化吸收”并转化为统一的时基分发给芯片内各个需要精确计时的功能单元。对于从事工业通信、TSN网络、汽车电子或任何需要高精度时序控制的嵌入式开发者而言深入理解AM65xx的这套时间同步架构意味着你能够驾驭芯片的底层硬件能力设计出同步精度更高、系统更稳定、功能更复杂的应用而不是仅仅停留在调用软件API的层面。接下来我们就由表及里拆解这套架构的设计思路、核心组件并通过两个典型应用案例看看它如何在真实的系统中大显身手。2. AM65xx时间同步架构深度解析AM65xx的时间同步架构并非一个孤立的IP模块而是一个贯穿整个SoC的“神经系统”。它的设计目标是成为一个中央化的、可灵活配置的“时间交换中心”让各种外部时间源和内部计时器能够高效互联。2.1 整体架构与设计哲学AM65xx时间同步网络的核心思想是事件驱动和硬件辅助。与纯粹依靠软件中断和计数器读取的传统方式不同AM65xx将时间同步的关键路径如时间戳捕获、同步事件生成、时钟比较用硬件实现并通过一个专用的互连网络——时间同步路由器Time Sync Router, TSR——将这些硬件模块连接起来。你可以把TSR想象成一个高度专业化的“十字路口交通指挥中心”。来自四面八方的车辆同步事件信号想要去往不同的目的地各个计时器模块。TSR的作用就是根据预设的“交通规则”软件配置的静态路由表将这些车辆精准、无阻塞地引导到正确的道路上。这些“车辆”的来源非常广泛外部协议接口如支持PTP的工业以太网端口ICSSG、标准以太网端口CPSW收发的同步报文事件。内部硬件事件如PCIe控制器通过PTM协议接收或发送的精确时间测量事件。片上定时器事件如可编程实时单元PRU内的IEP定时器产生的比较或捕获事件。外部引脚事件通过特定GPIO或专用同步引脚输入的外部脉冲如GPS的PPS信号。TSR的存在使得上述任意一个源头产生的时间同步事件都可以被路由到任意一个或多个目的地例如另一个接口的CPTS模块进行时间戳记录或者触发某个DM Timer开始计时。这种硬件级的互联最大程度地减少了软件干预的延迟和抖动为实现纳秒级同步奠定了物理基础。2.2 核心组件拆解从CPTS到GTC要理解整个架构我们必须对其中的几个关键硬件模块有清晰的认识。它们各司其职共同构成了一个精密的时间同步引擎。2.2.1 通用平台时间戳模块CPTSCPTS是整个时间同步架构的“心脏”和“记录员”。它的核心功能有两个高精度时间戳和同步事件生成。时间戳捕获CPTS内部有一个由高稳定度参考时钟驱动的自由运行计数器。当特定事件发生时例如一个以太网帧到达或离开的精确瞬间、一个外部硬件引脚的电平跳变、一个来自PCIe PTM的同步消息CPTS会立即“拍下快照”将当前计数器的值记录下来存入一个事件FIFO。这个被记录的值就是该事件的“时间戳”。由于是硬件动作这个捕获动作的精度极高抖动通常在几个纳秒以内。同步事件生成CPTS不仅能记录时间还能“创造”时间事件。它内部有几个GENF通用频率发生器。软件可以配置GENF使其输出一个频率和相位都可调的脉冲信号。这个信号可以被路由到TSR进而去触发或同步其他模块。例如你可以配置一个GENF输出1Hz的脉冲模拟PPS或者输出一个与主时钟锁相的特定频率时钟用于驱动某个外设。在AM65xx中CPTS被战略性地部署在多个位置中央CPTS位于NAVSS导航器子系统中作为全局时间戳和事件处理中心。嵌入式CPTS集成在每个PCIe控制器和CPSW以太网控制器内部。这样做的好处是“就近处理”例如CPSW的CPTS可以直接为进出该以太网端口的PTP报文打时间戳无需跨越芯片内部总线从而进一步降低延迟和不确定性。2.2.2 时间同步路由器与比较事件路由器TSR与CERTSR我们前面已经提到了它是同步事件的“高速公路网”。软件通过配置一组内存映射寄存器可以静态地建立从源到目的地的路由。例如可以将ICSSG0的IEP0产生的比较事件SYNC0_OUT路由到NAV_CPTS的HWPUSH1输入从而在特定时刻触发CPTS记录一个时间戳。CER可以看作是TSR的一个“专门分支”它主要负责连接定时器的比较事件和捕获事件。例如ICSSG内部的IEP定时器有16个比较器每个比较器在计时器值达到设定值时可以产生一个事件同时还有6个捕获输入可以在外部信号触发时锁存当前计时器值。CER允许将一个IEP产生的比较事件去触发另一个IEP的捕获动作或者去触发一个DM Timer的开始/停止。这在实现复杂的联动定时、测量脉冲宽度等场景中非常有用。注意TSR和CER的配置通常在系统初始化阶段完成属于静态配置。一旦设置好事件的路由由硬件自动完成无需CPU持续参与这保证了实时性。2.2.3 定时器资源DM Timer与Timer ManagerAM65xx提供了丰富的定时器资源它们是时间同步的“消费者”也是“生产者”。DM Timer这是SoC级别的通用定时器可以被任何处理器核心A53, R5F使用。每个DM Timer的时钟源可以选择来自多个地方其中关键的是它可以选择来自NAV_CPTS的GENFx输出作为其时钟源。这意味着DM Timer的“滴答”速率可以直接被一个高精度的、已同步到主时钟的GENF信号所驱动。软件无需频繁地去修正DM Timer的计数值而是通过调整GENF的频率间接地、平滑地调整所有以该GENF为源的DM Timer。Timer Manager可以理解为“定时器银行”它管理着大量通常为64或128个的计时器适用于需要管理成千上万个超时事件的场景比如工业IO设备的轮询监控。TM同样支持将其时间基准同步到主时钟。2.2.4 支持PTM的PCIe控制器PCIe总线本身并不定义时间同步协议。PTM是PCIe规范的一个扩展用于在RC根复合体和EP端点设备之间传递精确时间。AM65xx的PCIe控制器集成了PTM功能。在RC模式PCIe控制器使用其PHY的管道时钟pcie_txi_clk通常为250MHz作为主时间基准。它通过PTM协议将这个时间基准分发给下游的EP设备。在EP模式EP设备从一组可选的参考时钟中选择一个作为pcie_ptmrclk驱动PTM核心内的一个计数器。通过PTM协议EP可以从RC获取主时间信息并据此调整自己的本地PTM计数器。更重要的是PTM模块与PCIe控制器内部的嵌入式CPTS紧密耦合。当PTM时间更新时它会作为一个硬件推送事件HWPUSH通知本地的CPTS同时也会将时间戳总线的某一位输出到TSR。这样PCIe总线上的时间同步事件就能无缝地融入整个SoC的时间同步网络去影响其他模块。2.2.5 ICSSG中的工业以太网定时器ICSSG是AM65xx用于工业以太网协议如EtherCAT, Profinet IRT, Ethernet/IP加速的关键子系统。每个ICSSG内部包含两个IEP定时器。IEP功能强大16个比较器可产生16个独立的比较事件这些事件可以输出到CER和TSR。6个捕获单元可以捕获外部输入信号的边沿并记录下此时的IEP计时器值。时钟源灵活选择IEP的时钟可以从ICSSG的核心时钟或外部参考时钟中选择。在时间同步场景中IEP通常被用来为进出工业以太网端口的PTP报文打时间戳利用其捕获功能或者生成精确的周期性同步事件利用其比较器功能。通过TSR一个ICSSG的IEP事件可以触发另一个ICSSG的动作或者触发CPTS进行记录。2.2.6 全局时间基准计数器GTCGTC是一个位于SoC内部的、自由运行的64位单调递增计数器。它的特殊之处在于其计数值以格雷码形式输出给Cortex-A53处理器集群A53内核的“架构定时器”就是从这个计数值派生出来的。因此GTC是A53 Linux系统下CLOCK_MONOTONIC等时间源的基础。然而GTC有一个重要的设计特点它的时钟源虽然可选但不可调。这意味着GTC的计数频率是固定的无法通过硬件直接根据外部主时钟进行频率调整。如果系统要求A53的软件时间必须与外部主时钟同步那么就需要在软件层面进行“补偿”。例如软件可以定期读取一个已同步到主时钟的硬件计时器如已调谐的DM Timer计算其与GTC派生时间的偏差然后在应用层或内核层对时间进行“软化”调整。这是一个需要特别注意的软硬件结合点。3. 多协议时间同步实战从理论到配置理解了各个组件我们来看两个TI应用报告中给出的典型用例。我会在原文步骤的基础上补充大量实际开发中必须考虑的配置细节和原理分析。3.1 用例一AM65xx作为时间主服务器在这个场景中AM65xx设备作为整个网络的时间源头。它通过硬件引脚接收来自GPS或其他高稳时钟源的PPS秒脉冲信号生成高精度的“全局时间”和“工作时钟”然后通过工业以太网如IEEE 802.1AS分发给下游网络设备。场景还原与核心目标 假设我们有一个工业控制器它需要提供两个时间域全局时间用于整个工厂或产线的统一调度来源是GPS。工作时钟用于TSN网络内的时间触发调度可能来源于更上一级的TSN主时钟或由本地生成。AM65xx需要同时维护三个时间基准系统时间SoC内部协调基准、全局时间、工作时钟。目标是让ICSSG工业以太网端口能够以纳秒级精度对外发送同步于这两个外部时间源的PTP报文。详细配置步骤与原理剖析确立系统时间基准操作配置GTC、所有DM Timer、NAV_CPTS以及一个ICSSG例如ICSSG2的时钟源全部选择MAINHSDIV_CLKOUT3。为什么这么做MAINHSDIV_CLKOUT3通常是由SoC主PLL分频得到的一个非常稳定、低抖动的时钟。将它作为所有核心计时模块的公共源就在芯片内部建立了一个统一的“节奏器”。所有内部的时间计算、事件间隔测量都以这个时钟的节拍为准。这是实现内部一致性的第一步。配置工业以太网子系统操作将用于发送PTP报文的ICSSG0和ICSSG1配置为“同步模式”。将其内部所有IEP定时器的时钟源设置为core_clk例如250MHz。为什么这么做core_clk是ICSSG PRU核心的运行时钟频率高且稳定。让IEP使用这个时钟可以确保PRU固件在操作IEP时如读取捕获值、设置比较值具有最佳的性能和精度。同步模式允许ICSSG之间的定时器进行硬件同步。建立系统时间与ICSSG时钟的关联操作配置ICSSG0的IEP1定时器使其在特定时刻例如每秒一次产生一个SYNC比较事件。通过TSR将这个SYNC事件路由到NAV_CPTS作为一个HWPUSH事件。软件介入编写一个运行在A53上的“同步守护进程”。这个进程会监控NAV_CPTS的FIFO当捕获到来自IEP1的HWPUSH事件时读取此时NAV_CPTS的时间戳基于系统时间和IEP1自身的计数值基于core_clk。核心计算软件根据这两个值计算出core_clk域与“系统时间”域之间的频率偏差∆和相位偏移。这是一个关键步骤因为后续所有对IEP的“调谐”都基于这个∆值。调谐IEP1至系统时间操作利用上一步计算出的∆值软件通过写IEP1的补偿寄存器动态调整IEP1的计数速率使其与“系统时间”对齐。结果此时ICSSG0的IEP1就成为了一个与SoC内部系统时间严格同步的高精度定时器。它将成为为外部PTP报文打时间戳的“标尺”。捕获外部时间源并计算偏差操作来自GPS的PPS全局时间和来自网络的802.1AS PTP流工作时钟被ICSSG0的硬件捕获。IEP1已同步到系统时间为这些外部事件打上时间戳T_gt和T_wc。软件处理这些带时间戳的事件被上报给A53上运行的802.1AS协议栈。协议栈通过复杂的算法如PTP的延迟请求-响应机制计算出“工作时钟”和“全局时间”各自相对于“系统时间”的精确偏差即∆wc和∆gt。分发同步时间操作软件利用计算出的∆gt和∆wc分别去调谐其他的IEP定时器。调谐ICSSG1的IEP1使其对齐“全局时间”用于对外发送全局时间同步报文。调谐ICSSG0和ICSSG1的IEP0使其对齐“工作时钟”用于对外发送TSN或Profinet所需的工作时钟同步报文。最终效果此时ICSSG0和ICSSG1的端口就能以硬件级的高精度发送出已经同步到外部主时钟的PTP报文了。整个过程中时间戳的捕获、定时器的调谐都是硬件完成的软件只负责初始配置和偏差计算极大减轻了CPU负载并保证了精度。实操心得在调试这个流程时最关键也最容易出错的是第3步和第5步的“时间戳关联”。务必确保软件读取CPTS时间戳和IEP计数值的指令是原子的或间隔极短避免引入额外的读取延迟。同时计算频率偏差∆的算法通常是一种锁相环PLL或比例-积分PI控制器需要仔细调节参数兼顾收敛速度和稳定性。参数过于激进会导致时钟抖动过于保守则同步速度太慢。3.2 用例二跨PCIe互联的多域时间同步这个场景更复杂涉及两个AM65xx设备通过PCIe连接需要在这两个独立的设备间建立统一的时间认知。场景还原一个设备作为主机Host RC模式另一个设备作为接口卡Endpoint EP模式。接口卡通过工业以太网接收来自网络的“工作时钟”和“全局时间”PTP流但它自身的时间需要与主机同步以便主机能处理统一时间戳的数据。需要维护的三个时间域系统时间主机和接口卡之间共同理解的时间基准用于两者间所有时间戳交换。通过PCIe PTM协议同步。工作时钟网络通信调度的时间基准由接口卡从网络获取并传递给主机。全局时间时间敏感型应用任务调度的时间基准同样由接口卡从网络获取并传递给主机。配置与数据流详解建立PCIe系统时间主机RC指定其PCIe PHY时钟pcie0_txi0_clk作为“系统时间”源并配置自身相关定时器模块使用此时钟。主机通过PCIe PTM协议持续地将这个系统时间发送给接口卡EP。接口卡同步与时间戳转换EP端的PCIe控制器通过PTM协议接收到主机的系统时间。这个事件会触发EP端的NAVSS-CPTS和ICSSG-IEP1同时记录一个时间戳。关键计算软件比较EP本地参考时钟与PTM传来的系统时间计算出偏差∆ptm。EP利用∆ptm调谐其ICSSG-IEP1定时器。至此EP的IEP1与主机RC的“系统时间”同步。网络时间捕获与上传已同步的IEP1为从工业以太网口收到的“工作时钟”和“全局时间”PTP报文打上时间戳分别记为T_wc和T_gt。注意这些时间戳的值是基于“系统时间”域的。EP通过普通的PCIe数据通道非PTM将T_wc和T_gt上传给主机RC。主机计算并回传偏差主机RC上运行的802.1AS协议栈根据收到的T_wc和T_gt结合PTP协议计算得出“工作时钟”和“全局时间”相对于“系统时间”的偏差∆wc和∆gt。主机RC根据∆wc和∆gt调谐自身的ICSSG-IEP0用于工作时钟和某个SoC Timer用于全局时间。主机RC再将∆wc和∆gt通过PCIe数据通道下发给EP。接口卡最终对齐EP端根据主机下发的∆wc和∆gt调谐自身的ICSSG0-IEP0和某个SoC Timer使其最终对齐到网络上的“工作时钟”和“全局时间”。这个流程的精妙之处在于分层解耦PCIe PTM只负责解决两个设备硬件时钟间的同步问题系统时间。网络的PTP协议栈计算∆wc/∆gt可以运行在性能更强的主机端。接口卡只负责高精度的时间戳捕获和简单的定时器调谐将复杂的协议计算任务卸载给主机。这种架构充分发挥了AM65xx多核异构的优势R5F或PRU处理实时性要求高的时间戳捕获A53处理复杂的协议栈。注意事项在跨设备同步中PCIe链路的传输延迟不对称性会直接影响PTM的精度。虽然PTM协议本身设计考虑了延迟测量但在硬件设计和PCB布局时仍需尽量保证TX和RX路径的对称性。此外主机与接口卡之间的普通PCIe数据通信用于传输∆wc/∆gt应具有高优先级和低延迟避免因数据拥堵导致的时间偏差更新不及时。3.3 主备切换与保持机制在实际工业系统中主时钟源丢失或通信中断是必须考虑的故障场景。AM65xx的架构为实现高可用性提供了良好的硬件基础。保持模式当从设备失去主时钟源时由于之前的同步过程已经计算出了本地时钟与主时钟的偏差∆值从设备可以简单地保持最后一个有效的∆值继续用这个∆值来调整本地时钟。在短时间内本地时钟的漂移很小可以维持较高的时间精度这就是“保持”模式。主备切换系统中可以设置多个AM65xx设备作为潜在的时间主服务器。当主设备故障时备设备可以基于自身的稳定时钟源如内部高精度晶振和之前同步的状态无缝接管时间主服务器的角色继续向下游分发时间。当主设备恢复后可以通过协议协商平滑地交还主服务器身份。防回退设计在切换或恢复过程中必须确保时间值是单调递增的绝对不能出现“时间倒流”的情况。这需要在软件切换逻辑中仔细设计状态机确保在任何情况下对外发布的时间戳都不会小于之前发布的值。4. 开发实践常见问题与深度调试技巧基于AM65xx进行时间同步开发除了理解架构更需要面对实际工程中的挑战。以下是我在项目中总结的一些关键点和排查方法。4.1 时钟源选择与抖动管理时钟质量是同步精度的基石。AM65xx提供了丰富的时钟源选择错误的配置会直接引入无法校准的误差。关键决策点系统时间基准MAINHSDIV_CLKOUT3通常是最佳选择因为它由主PLL产生抖动小且与许多外设时钟同源关联性好。ICSSG IEP时钟选择core_clk如250MHz能获得最高计时分辨率4ns。但需确认此时钟的稳定性。如果core_clk由锁相环产生要关注其相位噪声。CPTS参考时钟CPTS的REFCLK应选择低抖动、高稳定度的时钟源。数据手册会给出推荐选项通常也是一个由高质量晶振驱动的PLL输出。抖动排查如果同步误差峰峰值抖动大于预期首先用示波器或相位噪声分析仪测量关键时钟源的波形质量。检查电源纹波、时钟布线是否远离噪声源。软件上确保配置时钟分频器、多路选择器的寄存器操作是原子且稳定的。4.2 TSR/CER路由配置陷阱路由配置错误会导致事件无法传递同步完全失效。配置顺序必须先配置好终端模块如CPTS、IEP使其能产生或接收事件然后再配置TSR/CER的路由表。如果顺序反了可能会丢失初始事件。事件冲突确保同一个TSR输入事件不要被配置到多个可能冲突的目的地。仔细阅读TRM中关于TSR事件类型的描述有些事件是脉冲式有些是电平式目的模块需要匹配。调试方法软件探针在初始化后读取TSR/CER的路由配置寄存器确认写入的值是否正确。硬件探针对于输出到引脚的事件如SYNCx_OUT可以配置到某个GPIO用示波器测量是否有脉冲输出这是验证事件是否成功产生和路由的最直接方法。CPTS FIFO使能CPTS的事件捕获并不断读取其事件FIFO。如果预期的事件没有出现在FIFO中说明事件没有成功路由到CPTS。4.3 软件同步算法与中断处理硬件提供了基础设施但软件算法是灵魂。偏差计算算法简单的线性比例调整新值 旧值 * (主时钟频率 / 从时钟频率)对于缓慢漂移有效但面对网络抖动和温度引起的频率变化可能不够。工业级实现通常采用锁相环控制算法。软件需要实现一个PID控制器输入是测量到的时间偏差输出是对GENF频率调整寄存器或IEP补偿寄存器的修正值。调整Kp,Ki,Kd参数是一个经验活需要在收敛速度和稳定性间取得平衡。中断延迟虽然时间戳是硬件捕获的但偏差计算、寄存器调整等动作通常由CPU中断服务程序执行。必须最大化降低中断延迟将同步相关的中断设置为最高优先级。中断服务程序尽可能短小精悍只做最必要的计算和寄存器写入将非实时任务放到后台线程。考虑使用Linux的PREEMPT_RT实时内核补丁或者直接在R5F裸机/RTOS上运行同步核心逻辑以规避Linux内核不可预测的调度延迟。时间维护对于A53 Linux由于GTC不可调需要在用户空间或内核模块维护一个“虚拟的已同步时钟”。常见的做法是创建一个字符设备提供read()接口返回基于已同步硬件计时器如调谐后的DM Timer计算出的时间。应用程序应读取这个设备而不是标准的CLOCK_MONOTONIC。4.4 性能评估与测试验证如何证明你的同步系统达到了设计指标测试 setup需要两台或多台AM65xx设备一台作为主时钟其他作为从时钟。使用高精度时间间隔分析仪或支持PTP抓包分析的网络测试仪如Spirent/Wireshark with特定插件。关键指标偏移从时钟相对于主时钟的平均时间差。这是同步精度的直接体现。抖动偏移随时间变化的标准差或峰峰值。反映了系统的稳定性。收敛时间从时钟上电或链路中断恢复后重新达到稳定同步状态所需的时间。环回测试对于单个AM65xx设备可以将其一个以太网口配置为主模式另一个为从模式用光纤或网线直连进行自环测试。测量两个端口间的时间差可以评估芯片内部同步路径的固有精度。压力测试在网络中引入背景流量、改变网络拓扑、模拟主时钟切换等观察同步系统在异常情况下的表现。5. 总结与展望AM65xx的多协议时间同步架构代表了现代高性能工业SoC在解决复杂时序问题上的设计思路硬件化、中心化、灵活化。它将时间同步从一个依赖于特定外设和软件协议的“功能点”提升为SoC的一项基础性“平台能力”。通过TSR和CPTS这套组合拳开发者可以像搭积木一样将各种内部定时器、外部接口的时间线编织在一起构建出满足苛刻需求的同步网络。从我个人的项目经验来看成功驾驭这套架构的关键在于分层理解和交叉验证。首先要吃透硬件手册厘清CPTS、TSR、IEP、PCIe PTM每个模块的寄存器级行为其次要在软件层面设计清晰的分层将硬件驱动、协议栈、应用逻辑解耦最后必须建立可靠的测试验证手段从寄存器读写、信号测量到网络报文分析层层递进才能定位那些隐藏在硬件交互和软件时序中的棘手问题。随着TSN在工业互联网、汽车、音视频等领域的快速普及对设备内部时间同步能力的要求只会越来越高。AM65xx的这套架构提供了一个强大的起点。未来我们或许会看到更紧密的硬件集成比如将TSN交换机的调度器与CPTS更深度耦合或者将AI加速器的任务调度也与全局时间基准挂钩。对于嵌入式开发者而言深入掌握像AM65xx这样的硬件时间同步原理无疑是构建下一代高可靠、确定性系统的核心技能之一。