FPGA 时序约束:input_delay / output_delay / max_delay / min_delay
FPGA 时序约束:input_delay / output_delay / max_delay / min_delay
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0. 基础概念1. set_input_delay2. set_output_delay3. set_max_delay / set_min_delay4. -datapath_only 什么时候加5. 决策速查表 0. 基础概念
三句话讲清本质
input_delay / output_d…
2026/6/26 7:55:34