我的riscv核
如题最近花了一些时间用Verilog写了一个五级流水线的riscv核代码开源到了github上目前的状态是能通过gcc来编译c语言编译后的汇编代码被存在rom中仿真运行。合入了一个uart的模块目前后面可能再添加一些指令集现在只有基础指令集中断都还没写完。这是我的github路径GitHub - 793k/My-RISCV · GitHub我的本职工作是嵌入式工程师写这个项目主要是想从rtl的视角去理解单片机底层的硬件当然如果有一天能做fpga工程师就更好了奈何学历太低了。先写这么多吧后续可能会再写一个系列或者就这样反正代码都开源了
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