双稳态触发器可以从多个维度进行细分。这些细分维度包括逻辑功能、触发方式、电路结构等。为了构建完整、准确的理解可以按以下三个层次进行分类1. 按逻辑功能输入/输出行为细分这是按“触发后输出如何变化”来划分的最常见类型输入端数量核心逻辑关系典型应用RS触发器S置位、R复位S1 置0R1 置1禁止 SR1 状态不确定。基本存储单元、按键消抖。D触发器D数据时钟有效沿到来时输出 Q D跟随输入。数据寄存器、移位寄存器、分频、同步电路。JK触发器J、K功能最全JK0 保持J1,K0 置1J0,K1 置0JK1 翻转弥补RS的禁止状态。计数器、时序逻辑、通用万能触发器。T触发器T翻转控制T0 保持T1 翻转T 触发器即 T1 固定翻转直接用作 2 分频。二进制计数器、分频器。2. 按触发方式时钟敏感方式细分这是按“何时采样输入”来划分的直接影响时序特性类型敏感信号特性说明电平触发锁存器Latch使能信号电平高电平或低电平在使能信号有效期间输出随输入变化使能无效时锁存。这属于锁存器Latch与边沿触发的触发器Flip-flop有区别。边沿触发正沿/负沿时钟上升沿或下降沿仅在时钟边沿瞬间采样输入其余时间输出保持不变。这是数字设计中绝对主流的存储单元形式。主从触发Master-Slave分两级锁存由两个锁存器级联构成在时钟高电平期间采集数据低电平期间输出可有效避免“空翻”。3. 按电路结构内部实现细分这是按“如何物理构造”来划分的结构类型构成方式备注基本RS触发器由两个与非门或或非门交叉耦合构成。锁存器的基础无时钟。时钟同步触发器在基本RS前加时钟控制门。可演变为电平触发的D锁存器。主从触发器两个锁存器串联主从相位相反。构成边沿触发结构如经典的 74LS76。维持阻塞触发器利用门电路的传输延迟实现边沿触发。边沿触发的一种实现方式如 74HC74。4. 重要区分触发器Flip-Flop与锁存器Latch在工程分类中边沿敏感的器件称为触发器Flip-Flop电平敏感的器件称为锁存器Latch。但在中文教材和日常口语中常常将两者混称为“触发器”。严格区分时应关注时钟/使能信号为“边沿”还是“电平”Flip-Flop触发器仅在时钟边沿上升沿或下降沿更新输出。这是进行时序设计时应优先使用的结构。Latch锁存器在使能电平期间持续跟随输入使能无效时保持输出。该结构在FPGA设计中通常不推荐使用因为它会引入时序分析的复杂性。结论双稳态触发器可以根据逻辑功能RS/D/JK/T、触发方式边沿/电平和内部结构主从/维持阻塞进行细分。其中边沿触发的 D 触发器和 JK 触发器是数字电路工程中最常用的基础单元。