1. MOS晶体管漏电流的本质与影响在半导体设计和芯片制造领域MOS晶体管的漏电流是一个老生常谈却又至关重要的话题。它不像饱和电流那样直接决定了电路的驱动能力也不像阈值电压那样定义了逻辑状态切换的门槛但它却像一个无处不在的“幽灵”在晶体管本应完全关闭时悄无声息地消耗着宝贵的电能。尤其是在今天随着工艺节点不断微缩至纳米级别芯片的集成度呈指数级增长单个晶体管的漏电流哪怕只有皮安pA级别乘以数十亿甚至上百亿的晶体管数量其累积效应也足以让芯片的静态功耗成为一个无法忽视的、甚至可能超过动态功耗的“功耗黑洞”。因此深入理解MOS晶体管漏电流的来源不仅仅是学术上的探讨更是每一位芯片设计工程师、工艺工程师和测试工程师在实际工作中必须面对的工程挑战。简单来说漏电流指的是当MOS晶体管的栅极电压被施加在使其处于“关断”状态的电压对于NMOS是Vgs Vth对于PMOS是Vgs Vth时从源极到漏极之间仍然存在的微小电流。在理想模型中这个电流应该为零但现实世界的物理效应让它无处不在。它的存在直接影响了芯片的待机时间、发热量、可靠性甚至在某些对功耗极其敏感的领域如物联网传感器、可穿戴设备、植入式医疗芯片漏电流的大小直接决定了产品的成败。所以当我们谈论“6种漏电流成因”时我们实际上是在拆解这个“功耗幽灵”的六种不同形态每一种都有其独特的物理机制和工艺敏感性。2. 亚阈值漏电流关断状态下的“暗流”这是最经典、也是通常贡献最大的一种漏电流成分。当栅极电压Vgs略低于阈值电压Vth时晶体管并未完全关断源极和漏极之间的沟道区域仍然存在一个很弱的反型层允许载流子电子或空穴通过热扩散的方式从源端“漂”到漏端。你可以把它想象成一扇没有完全关紧的门虽然门闩已经扣上Vgs Vth但门缝里依然有气流电流通过。2.1 亚阈值摆幅的物理意义衡量亚阈值漏电流强弱的关键参数是“亚阈值摆幅”Subthreshold Swing, SS其定义是使漏电流变化一个数量级10倍所需要的栅极电压变化量。理想情况下在室温下SS的理论最小值约为60 mV/decade。这个值是由玻尔兹曼热力学分布决定的与工艺本身无关。然而实际器件的SS值总是大于60 mV/decade这个差值就反映了工艺的非理想性。SS值越大意味着栅极电压对漏电流的控制能力越弱“门”关得越不严实在相同的Vgs下亚阈值漏电流就越大。2.2 影响亚阈值漏电流的关键因素阈值电压Vth这是最直接的因素。工艺上通过调整沟道掺杂浓度来控制Vth。为了获得更高的驱动电流和速度现代工艺倾向于使用较低的Vth。但Vth每降低100mV亚阈值漏电流可能增加一个数量级。因此在高速电路和低功耗电路之间Vth的选取是一个经典的权衡。温度亚阈值漏电流对温度极其敏感因为它本质上是热激发过程。经验规律是温度每升高10°C亚阈值漏电流大约翻一倍。这就是为什么芯片在高温下静态功耗会急剧上升的原因。沟道长度在长沟道器件中栅极对沟道的控制力强SS接近理想值。但在短沟道器件中源/漏结的电场会削弱栅极的控制导致“漏致势垒降低”DIBL效应这会使SS恶化进一步增大亚阈值漏电流。实操心得在电路设计阶段仿真库中通常会提供不同Vth的器件如LVT, RVT, HVT分别代表低、常规、高阈值电压。对于非关键路径的单元务必使用HVT器件来钳制漏电流。同时要关注高温下的静态功耗仿真结果这往往是实际应用中的瓶颈。3. 栅致漏极漏电流隧穿效应的直接体现当晶体管尺寸缩小到纳米尺度后栅氧化层的厚度也随之减薄到几个原子层的级别。此时量子力学中的隧穿效应开始占据主导地位产生了栅致漏极漏电流。它主要分为两种机制3.1 直接隧穿电流当栅氧化层非常薄例如小于2纳米时沟道中的载流子有一定概率直接“穿过”氧化层的势垒从硅衬底隧穿到栅极或者反之。这部分电流与氧化层厚度呈指数关系减薄一点点电流就会激增。这是早期高性能工艺面临的主要漏电挑战之一。3.2 栅极电流与衬底电流直接隧穿会导致栅极上有净电流流动。此外在高电场下从漏端注入到氧化层中的热载流子也可能被陷阱捕获或产生界面态引发更复杂的栅电流和衬底电流成分。虽然现代工艺采用高介电常数High-k材料替代传统的二氧化硅在物理厚度较大时实现相同的等效氧化层厚度EOT从而抑制直接隧穿但隧穿效应仍然是纳米器件不可忽视的漏电来源。3.3 工艺角与寿命的影响栅氧化层的厚度和均匀性受工艺波动影响。在“快-薄”工艺角下氧化层最薄栅隧穿漏电流最大。此外在芯片生命周期中经历高温、高电压应力后氧化层中可能产生缺陷导致栅漏电流随时间增加影响长期可靠性。注意事项在先进工艺节点的IO电路或模拟电路中需要特别关注栅压的绝对值是否过高。一个常见的坑是在深亚微米工艺中为了兼容5V/3.3V外部信号IO器件的栅氧厚度会比核心器件厚很多。如果错误地将核心薄栅氧器件用于高压域会导致灾难性的栅氧击穿或极大的栅漏电。4. 反偏结漏电流与栅边缘漏电这部分漏电流发生在PN结本身与栅极控制关系不大主要存在于源/漏区与衬底形成的反偏PN结中。4.1 空间电荷区产生电流在反偏的PN结空间电荷区内由于强电场的作用热产生的电子-空穴对会被迅速拉开形成电流。其大小与结面积、耗尽区宽度以及材料的本征载流子浓度有关。本征载流子浓度对温度极其敏感~ni² ∝ T³ exp(-Eg/kT)因此结漏电流也是温度的函数。4.2 边缘与栅覆盖区漏电这是实际器件中一个非常关键的部位。源/漏结的边缘特别是被栅极覆盖的横向扩散区即栅-源/漏重叠区由于工艺中离子注入和退火的影响此处的掺杂分布、缺陷密度和应力状态都与结主体区域不同。在浅结和陡峭的结轮廓下此处的电场会高度集中导致边缘的漏电流可能比结主体区域的漏电流还要大。栅极的边缘栅角由于电场集中也可能诱发额外的漏电路径。4.3 工艺集成的影响采用硅化物如镍硅化物工艺可以降低源/漏区的串联电阻但硅化物形成过程如果控制不当可能会使结边缘变得粗糙或引起硅化物侵入结区显著增大结漏电。此外STI浅槽隔离边缘的应力也可能调制该区域的能带影响漏电。踩坑实录在一次芯片测试中我们发现某批次的芯片静态功耗异常高但功能正常。经过层层排查最终定位到是源/漏离子注入后的退火工艺步骤存在轻微的不均匀导致部分晶圆边缘区域的结边缘漏电比设计值高了一个数量级。这个问题在标准工艺控制监测PCM的结漏电测试中可能被平均掉但在芯片级测试中就会暴露出来。5. 沟道穿通与漏致势垒降低效应这两种效应都与沟道长度缩短密切相关是短沟道效应的核心表现它们会显著加剧亚阈值漏电流。5.1 沟道穿通当沟道长度非常短并且沟道掺杂浓度不足时源端和漏端的耗尽区可能在沟道下方相连。此时即使栅压为零源漏之间也形成了一条导电通道电流不受栅极控制直接“穿通”而过。穿通电流通常很大会导致器件完全失效。现代工艺通过采用晕环Halo或口袋Pocket注入在沟道两端进行高浓度掺杂来防止耗尽区相连抑制穿通。5.2 漏致势垒降低DIBL是更常见、更微妙的影响。当漏极电压Vds升高时漏结的耗尽区会向沟道内延伸其电场会“帮助”栅极降低源端注入势垒的高度。形象地说高Vds就像从漏极那边“推”了源端的势垒一把让它变矮了。势垒降低意味着源端有更多的载流子可以越过势垒进入沟道从而导致在相同的Vgs下漏电流增大。DIBL效应直接体现在晶体管的输出特性曲线上在亚阈值区不同Vds下的Id曲线不再平行随着Vds增大曲线会向左平移即对于相同的Id所需的Vgs更小。5.3 设计与工艺的协同优化DIBL系数是衡量短沟道效应严重程度的关键参数。为了抑制DIBL除了上述的晕环注入还采用了诸如提升沟道掺杂但会降低载流子迁移率、使用应变硅技术提升迁移率以补偿掺杂损失、以及采用全耗尽型绝缘体上硅FD-SOI或FinFET等三维结构来增强栅极对沟道的静电控制等先进技术。经验技巧在电路仿真时务必使用包含先进物理效应如DIBL的BSIM4或BSIM-CMG等模型。对于工作在低电压下的数字电路DIBL效应会导致噪声容限下降和静态功耗增加。在模拟电路设计中DIBL会引入额外的输出电导影响增益。因此在关键电路模块如SRAM单元、灵敏放大器、电流镜的选型和版图布局时必须查阅模型手册关注器件的DIBL参数在工艺角下的变化范围。6. 栅极诱导漏极漏电与热载流子效应这两种漏电机制与器件的动态工作状态和可靠性紧密相关。6.1 栅极诱导漏极漏电GIDL是一种在栅极与漏极重叠区域当栅压为负对NMOS或正对PMOS且漏压较高时发生的漏电流。在此偏置条件下栅与漏重叠区下的硅表面会积累大量载流子并在垂直电场作用下发生带间隧穿或陷阱辅助隧穿形成从漏区到衬底的电流。GIDL对栅-漏重叠区的形状、掺杂浓度以及界面质量非常敏感。在采用凹陷沟道或提升源漏结构以降低串联电阻的工艺中GIDL可能成为一个突出问题。6.2 热载流子注入与退化当晶体管工作在饱和区Vds较高时沟道中的载流子被强横向电场加速获得很高动能成为“热载流子”。其中一部分能量极高的载流子可能克服硅-二氧化硅界面势垒注入到栅氧化层中。这些被注入的载流子可能被氧化层中的陷阱捕获或者通过碰撞产生新的界面态。其直接后果是导致晶体管的参数如阈值电压Vth、跨导Gm发生不可逆的漂移这就是热载流子退化。虽然这不直接表现为某一时刻的漏电流但它会使器件性能逐渐劣化长期运行后亚阈值漏电流等参数会逐渐增大最终导致电路失效。6.3 电路级的影响与加固GIDL和热载流子效应在电路高速开关时尤为显著。在输出缓冲器、电平转换器、电荷泵等承受高电压摆幅的电路中必须仔细评估这些效应。设计上可以采用栅压控制、减缓开关边沿、使用厚栅氧器件等方法来缓解。设计考量对于需要长寿命、高可靠性的产品如汽车电子、工业控制必须在设计验证阶段进行热载流子注入寿命仿真和测试。工艺上则会通过优化LDD轻掺杂漏结构、降低结边缘电场等措施来提高抗热载流子能力。仿真模型中的老化模型对于预测电路寿命至关重要。7. 工艺缺陷与寄生漏电路径最后一大类漏电来源并非器件本征特性而是源于制造过程中的缺陷或非理想的寄生效应。7.1 氧化层缺陷与界面态栅氧化层或STI隔离氧化层中的针孔、电荷陷阱、界面态等缺陷会成为载流子隧穿或产生-复合的中心形成局部的漏电路径。这些缺陷可能来源于硅片清洗不彻底、氧化工艺中的污染、或者后续工艺步骤如刻蚀、离子注入带来的损伤。7.2 金属污染与扩散制造过程中引入的金属杂质如铁、铜、镍即使在极低的浓度下也可能在硅的禁带中引入深能级成为有效的产生-复合中心大幅增加结漏电流和产生电流。7.3 寄生晶体管与场区漏电在复杂的版图布局中相邻器件之间可能通过衬底形成意外的寄生双极晶体管或场区反型层通道。例如两个相邻的NMOS如果它们的N源漏区靠得很近中间的P型衬底和其中一个的N区、另一个的N区就可能构成一个寄生的NPN晶体管。当衬底电位波动时这个寄生晶体管可能被意外开启导致大电流泄漏。此外在多晶硅走线或金属走线下方如果场氧厚度不足或场注入浓度不够强电场也可能导致其下方的硅衬底反型形成寄生沟道。7.4 测试与诊断的挑战这类缺陷引起的漏电往往具有随机性、局部性和不稳定性给测试和失效分析带来巨大挑战。可能需要用到微光发射显微镜、热激光束诱导电阻变化等高级故障定位技术才能精确定位。失效分析经验遇到批次性的、与电压/温度关系不明确的异常高漏电首先要怀疑工艺缺陷。通过对比良品和不良品的Id-Vg曲线、Id-Vd曲线有时能发现特征性的“软击穿”或“随机电报噪声”信号这是氧化层存在缺陷的典型标志。在版图设计阶段严格遵守设计规则特别是关于阱间距、场区保护环的规则是预防寄生漏电的最有效手段。