过去半个多世纪半导体行业一直仰赖摩尔定律的平面微缩来驱动性能提升——每一代新节点都带来晶体管密度翻倍、性能提升与成本下降。然而当制程节点推进到5nm以下时光刻极限、互连瓶颈和热问题使得传统平面微缩的收益逐步递减。与此同时AI大模型训练、高性能计算等应用对算力和带宽的需求呈指数级增长传统单片式SoCSystem on Chip正遭遇“内存墙”“互连瓶颈”和“散热极限”的多重阻力。在此背景下先进封装技术从“配角”走向“主角”成为驱动半导体性能继续提升的新引擎。3D IC三维集成电路 与3D Chiplet三维芯粒 正是这一变革中的两大核心技术范式。理解二者的关系、区别与产业实践对于把握半导体行业的未来走向至关重要。3D IC3D ICThree-Dimensional Integrated Circuit的核心概念是将不同功能、不同芯片或不同层次的电路在垂直方向上进行堆叠再通过垂直互连手段如TSV硅通孔、铜-铜键合、混合键合等实现层间互通。与传统的2D平面设计相比3D IC带来多重优势缩短互连距离、降低延迟降低功耗缩小空间与体积实现异质整合提供高带宽互连能力。3D IC将互连距离从微米级缩短至纳米级功耗可降低40%以上。在实现路径上3D IC可分为两大版本TSV/封装型3D IC利用TSV或中介层将已完成制造的芯片或存储器堆叠起来适合存储器逻辑或异质芯片组合。已有商业应用代表作包括HBM高带宽存储器、台积电CoWoSSoIC混合方案等。Monolithic 3D IC单晶层堆叠型 直接在晶圆上逐层生长新的晶体管/电路理论上密度最高、互连最短。目前仍处于实验室和小规模示范阶段尚未实现商用。3D ChipletChiplet芯粒也称“小芯片”提供了一种模块化的芯片设计方法。在Chiplet模式下一颗大型SoC被“拆解”为多个更小的功能单元芯粒这些芯粒可以分别设计、制造和验证然后再组装到中介层或基板上。每个芯粒可以采用最适合其功能的最佳制程节点——计算核心用最先进的工艺I/O模块用成熟工艺存储器用专用工艺——从而实现“好钢用在刀刃上”的优化。3D Chiplet则是在Chiplet架构基础上进一步引入三维堆叠技术将多个芯粒在垂直方向上进行集成。AMD是Chiplet架构最坚定的推行者之一其Ryzen和EPYC处理器便是将多个CPU芯粒通过Infinity Fabric互连组成强大产品的典型案例。而AMD的3D V-Cache技术则将Chiplet与3D堆叠相结合创造了“3D Chiplet架构”。两者的关系目标与路径3D IC与3D Chiplet并非对立的概念而是“终极目标”与“实现路径”的关系。3D IC描述的是一种最终形态——多层芯片在垂直方向上紧密集成实现最短互连、最低延迟、最高带宽密度。而3D Chiplet则是一种实现手段——先将大芯片拆分为多个小芯粒再通过3D堆叠技术将它们“拼装”成最终产品。在实际产业应用中两者常常混合使用。例如AMD MI300采用“台积电SoIC 3D封装 CoWoS 2.5D封装”的混合架构英伟达Rubin GPU则采用SoIC三维垂直堆叠集成计算芯粒与I/O芯粒再通过CoWoS连接HBM内存。这种“3D Chiplet 2.5D封装”的组合方案在行业内有时也被称为“3.5D封装”。核心技术对比关键互连技术TSV硅通孔 是实现3D堆叠的核心技术之一。TSV在硅中介层或芯片上刻蚀垂直通孔并填充金属通常是铜实现上下层之间的垂直电气互连。TSV的优势在于减小互连长度、降低信号延迟、实现芯片间的低功耗高速通信。混合键合Hybrid Bonding 则是更进一步的技术它是一种无微凸块Bumpless的直接铜-铜连接技术能实现极高的互连密度和超低功耗是实现真正3D堆叠的关键。台积电的SoIC、三星的X-Cube和英特尔的Foveros Direct都以此为基础。混合键合可将互连间距推进到4微米以下互连密度提升至10⁶ I/O/mm²以上。从工艺路径来看Chiplet的封装架构已发展出多种技术路线包括2D MCM、嵌入式硅桥EMIB、RDL扇出InFO、无TSV转接板、以及带有TSV的2.5D技术CoWoS和有源转接板的3D集成技术等。全面对比一览对比维度3D IC3D Chiplet核心概念三维集成电路多层芯片垂直堆叠的最终形态将大芯片拆分为小芯粒后三维集成的实现手段设计理念追求极致集成垂直空间紧密融合强调模块化不同芯粒独立优化、灵活组合关键互连TSV、混合键合Hybrid Bonding、铜-铜键合同样采用TSV、混合键合但芯粒间还需2.5D中介层互连互连密度极高可达10⁶ I/O/mm²以上高但芯粒间互连密度通常低于单芯片3D IC内部延迟最低垂直互连距离极短卓越但芯粒间互联延迟略高于单芯片3D IC功耗最佳能效互连功耗极低优秀但芯粒间通信功耗略高于3D IC内部散热挑战极难热源垂直叠加热点集中同样面临堆叠散热难题但模块化设计有一定缓解空间制造良率堆叠层数多时良率骤降8层以上从90%降至65%小芯粒面积小良率显著提升成本逻辑聚焦“存储密度提升”单位成本可降低60%降低研发成本、提升良率但依赖标准化设计复杂度高需3D布局、热仿真、多物理场建模中等芯粒可独立设计验证但需解决互联标准问题标准化相对成熟各厂商有自有技术平台依赖UCIe等统一互联标准应用场景AI加速器、HBM内存堆叠、逻辑-内存紧耦合高性能CPU/GPU、自动驾驶芯片、边缘AI等性能数据对比从具体性能数据来看带宽CoWoS-S5技术已支持8颗HBM3内存与2颗SoC集成内存带宽高达5.3TB/s。3D IC通过垂直互连可进一步突破这一上限。功耗3D IC的垂直堆叠可使功耗降低40%以上。Alphawave Semi采用台积电SoIC-X 3D堆叠技术后能效比传统2.5D接口提升了十倍。良率假设晶圆缺陷密度为0.1个/cm²一颗100mm²的芯片良率约为90%而一颗800mm²的巨型SoC良率可能不到50%。Chiplet模式通过将大芯片“化整为零”显著提升了整体良率。产业生态与主要玩家台积电3D Fabric全方位生态台积电是最早在3D封装领域建立量产能力的代工厂其成功关键在于将先进封装纳入与晶体管技术并行发展的主线战略。台积电的3D Fabric平台涵盖CoWoSChip-on-Wafer-on-Substrate侧重于高带宽内存与逻辑芯片的2.5D集成SoICSystem on Integrated Chips发展面对面堆叠Face-to-Face与面对背堆叠Face-to-Back技术互连间距从9μm向5μm演进InFO将封装凸块直接连接到再分配层2025年行业动态显示台积电SoIC技术已实现规模化应用其FinFlex设计技术在N3E制程中使ARM Cortex-A72核心性能提升30%的同时功耗降低25%。英特尔Foveros EMIB双轮驱动英特尔的封装战略与其IDM 2.0战略紧密绑定。其核心封装技术包括Foveros3D堆叠技术通过TSV在基底芯片上堆叠芯片。Foveros Direct更进一步采用极细间距的混合键合实现精密3D堆叠EMIB嵌入式多芯片互连桥接2.5D互连技术新一代EMIB-T加入了TSV技术提供更高带宽Foveros-Rbump间距25微米提供RDL夹层设计和Foveros-B支持更灵活设计以硅桥接互联预计2027年实现大规模量产英特尔的数据中心GPU Max系列已通过3D堆叠集成超过千亿个晶体管在同等功耗下算力较传统封装提升2.2倍。三星X-Cube与I-Cube组合拳三星的先进封装技术分为两大类I-Cube2.5D封装分为I-Cube S和I-Cube E等版本X-Cube3D封装通过垂直堆叠芯片节省空间并提升处理速度分为X-Cube微凸块适用于中等密度堆叠和X-Cube铜混合键合更高密度3D集成三星的铜-铜混合键合方案已推进至4微米以下超精细连接规格其SAINT-D技术可实现12层HBM内存垂直堆叠。三星预计2026年将实现3D先进封装技术的量产。三大巨头战略对比厂商核心平台2.5D技术3D技术战略重点台积电3D FabricCoWoSSoIC全方位生态系统从成熟到前沿全覆盖英特尔Foveros EMIBEMIB-TFoveros Direct电源完整性与超高TDP散热三星I-Cube X-CubeI-Cube S/EX-Cube逻辑存储器堆叠HPC与AI产业实践案例英伟达从Blackwell到Rubin的Chiplet转型英伟达是AI芯片领域的绝对霸主其产品路线图清晰地展示了从传统单片方案向Chiplet3D堆叠方案的演进。Blackwell系列GB200/GB300已采用CoWoS先进封装但仍是相对传统的架构。而Rubin平台则是英伟达的战略转折点Rubin GPU是英伟达首款采用Chiplet设计的GPU计算模块采用台积电N3P工艺I/O模块采用N5B工艺通过SoIC三维垂直堆叠先进封装工艺集成2颗计算芯片和1颗I/O芯片再通过CoWoS-L工艺连接8颗12-Hi HBM4内存堆栈封装面积达到传统光罩尺寸的4倍每个GPU包含两颗约830mm²的大型dieVera CPU同样是英伟达首款采用Chiplet架构的Arm-based处理器Rubin平台的Chiplet策略体现了典型的异构集成思路计算核心用最先进的N3P工艺追求极致性能I/O模块用成熟的N5B工艺控制成本再通过3D堆叠SoIC和2.5D封装CoWoS-L实现高效集成。此外英伟达还与英特尔合作在消费级PC领域供应GPU Chiplet集成到x86系统级芯片中。这表明Chiplet模式正从数据中心向更广泛的消费市场渗透。AMD3D V-Cache——Chiplet3D堆叠的典范AMD是Chiplet架构的先驱和最坚定的推行者。其3D V-Cache技术则是将Chiplet与3D堆叠结合的经典案例。技术原理AMD在现有的Zen架构处理器CCDCore Chiplet Die上直接堆叠一颗额外的SRAM芯片3D V-Cache采用铜-铜“无凸点”Bumpless混合键合工艺。这颗SRAM被堆叠在CCD的中心位置从而与温度较高的核心隔离开来。性能提升每个CCD的L3缓存从32MB提升至96MB容量达到原来的三倍互连密度是传统2D CPU技术的200多倍第二代3D V-Cache的额外缓存带宽高达2.5TB/s对延迟敏感的应用如游戏性能显著提升产品演进第一代锐龙7 5800X3DZen 3架构64MB 3D V-Cache第二代锐龙7 9850X3D等Zen 4架构Zen 5架构每个3D V-Cache层最高缓存64MBZen 6架构单CCD缓存达144MB双CCD高达288MB采用台积电2nm工艺AMD的3D V-Cache完美诠释了3D Chiplet的核心价值用最小的工程改动堆叠额外缓存层获得最大的性能收益缓存容量翻三倍 同时保持Chiplet架构的模块化优势和成本效益。AMD MI300混合架构的集大成者AMD的MI300 AI加速器是3D IC与3D Chiplet混合使用的典型案例采用“台积电SoIC 3D封装 CoWoS 2.5D封装”的混合架构将5nm算力芯粒与28nm I/O芯粒集成实现1.2TB内存带宽研发成本降低30%MI300的成功证明了混合架构的可行性不同的芯粒可以采用不同的制程节点和不同的封装技术最终在单一封装内实现最优的性能-成本平衡。当前面临的核心挑战尽管3D IC与3D Chiplet前景广阔但要实现大规模商用仍需跨越多重障碍1热管理/散热瓶颈3D堆叠导致热源垂直叠加功率密度急剧上升。当HBM堆叠数量超过6层时局部温度可能突破120℃。3D集成封装的热管理技术仍不成熟。2良率与制程复杂性3D IC的制造和测试流程远比传统封装复杂。当堆叠层数超过8层时良率可能从90%骤降至65%。国内高精度键合工艺良率仍偏低≤70%。3设计难度与EDA工具支持3D布局、热仿真、多物理场建模需要全新的EDA方法论和工具链。4标准化与互通性Chiplet模式的成功高度依赖统一的互联标准。UCIe 2.0标准的发布让跨厂商芯粒互操作成为可能但标准化之路仍然漫长。未来发展趋势1混合架构成为主流纯粹的3D IC与纯粹的Chiplet将越来越少更多的产品将采用“3D Chiplet 2.5D封装”的混合架构。英伟达Rubin、AMD MI300已经证明了这条路径的可行性。2异质键合Hybrid Bonding走向规模化无微凸块的铜-铜直接键合是实现高密度3D堆叠的关键。AMD已率先将其应用到消费级和服务器市场TSMC和Intel正在全力推进更大规模、更多晶粒的3D堆叠方案。3玻璃基板开启超大封装时代随着异构集成所需封装尺寸超过100mm×100mm传统有机基板面临物理极限。玻璃基板因其优异的平整度、热稳定性和抗翘曲特性被视为下一代超大型封装的理想载体。4AI驱动需求爆发AI芯片对高密度计算与高带宽内存的紧耦合提出更高要求Chiplet架构与3D封装成为“显学”正走向大规模商用的临界点。全球先进封装市场预计2030年将成长至790亿美元。