摘要3D NAND通过将存储单元垂直堆叠突破了平面缩微的物理极限。本文从3D NAND的诞生背景出发系统拆解Cell结构、关键制造工艺深孔蚀刻、CVD沉积、晶圆键合、材料变革W→Mo及六大厂商的代际路线图结合2026年FMS最新发布的332~430层产品数据分析堆叠层数逼近物理极限后的工程挑战与突破方向。 目录一、为什么必须从2D走向3D平面NAND的缩微困局二、3D NAND的Cell结构原理2.1 Charge Trap vs Floating Gate2.2 垂直结构的关键组成三、堆叠制造工艺全景拆解3.1 薄膜沉积交替堆叠Sacrificial/Active Layer3.2 深孔蚀刻Deep Hole Etching最关键的瓶颈工序3.3 Replace Gate工艺从牺牲层到字线的转换四、堆叠层数演进与各厂商路线图2026最新4.1 六大NAND厂商当前量产代际总览4.2 三星V10 BV-NAND400层Bonding架构4.3 SK海力士V10375层钼材料革命4.4 Kioxia/Sandisk BiCS10332层CBA架构五、晶圆键合Wafer Bonding突破单Wafer层数极限的关键技术5.1 三种主流键合方案对比5.2 Samsung Cell Multi-BondingCMB5.3 Kioxia CBACMOS directly Bonded to Array六、材料变革为什么从钨换到钼七、堆叠的物理极限在哪里八、3D NAND堆叠对SSD产品的实际影响九、当日知识点小结十、思考题一、为什么必须从2D走向3D平面NAND的缩微困局2D平面NAND遵循摩尔定律缩微了20余年但在20nm节点附近撞上三堵墙平面NAND缩微三大瓶颈 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 瓶颈 物理机制 后果 ─────────────────────────────────────────────────────────── ① 浮栅间干扰Coupling 浮栅间距缩小 → 电容耦合增强 相邻Cell阈值电压漂移 ② 电子保持力下降 存储节点面积缩小 → 电子数减少 数据保持时间急剧恶化 ③ 刻蚀工艺极限 浮栅宽度逼近光刻分辨率 良率不可控 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━2007年东芝现Kioxia提出BiCSBit Cost Scalable架构核心思路既然横向缩不动那就向上堆叠。将Cell从平面排列改为垂直排列通过增加层数而非缩小单元尺寸来提升容量。关键公式单Die容量 层数 × 每层单元数 × 每单元比特数在每层面积不变的情况下容量 ∝ 层数 × bits/cell这就是堆叠即正义的底层逻辑。二、3D NAND的Cell结构原理2.1 Charge Trap vs Floating Gate3D NAND几乎全部采用**Charge Trap电荷陷阱型**结构而非传统的Floating Gate浮栅型原因在于3D结构下浮栅型的固有缺陷被放大两种Cell结构对比 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 特性 Floating Gate Charge Trap (CTN) ──────────────────────────────────────────────────────────────── 电荷存储介质 导体多晶硅浮栅 绝缘体氮化硅SiN陷阱层 电荷连续性 每个Cell独立浮栅 CTN层连续贯穿多层Cell Cell尺寸 较大需要隔离间距 较小无横向耦合 相邻Cell干扰 严重Capacitive Coupling轻绝缘隔离 3D兼容性 差浮栅间干涉难控制 好天然适配垂直堆叠 代表厂商 Intel/Micron(早期) Samsung, SK hynix, Kioxia等 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━Charge Trap的核心优势电子被捕获在SiN薄膜的局域陷阱态中即使相邻区域有电场变化被捕获的电子也不会横向移动。这让Cell间距可以大幅缩小非常适合高密度3D堆叠。2026年7月SK海力士在IEDM论文中发表的CTICharge Trap Isolation技术进一步将CTN层物理隔离在176层产品上实现了Cell间干扰降低30%电荷保持力提升45%Cell面积缩小10%2.2 垂直结构的关键组成一个典型的3D NAND Cell垂直结构从内到外3D NAND Vertical Cell Cross-Section简化示意 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ ┌─── Blocking Oxide (SiO₂, ~6nm) │ ┌── CTN Layer (SiN, 电荷陷阱层, ~6nm) │ │ ┌── Tunnel Oxide (SiO₂, ~8nm) │ │ │ ─────╋──╋──╋───────── Word Line (W或Mo) │ │ │ │ ← 选择栅极通过WL电压控制Cell导通 │ ╋──╋──╋───────── │ │ │ │ │ └──┴──┘ │ Channel (多晶硅/单晶硅柱) │ ← 垂直硅柱电子沿柱体内壁流动 │ └──── Source Line (底部硅衬底) 每个Channel Hole内壁 一个存储单元 每层Word Line 一层Cell关键点一个Channel Hole柱孔贯穿所有层内壁在每一层Word Line处形成一个独立的Cell。332层堆叠意味着一个孔里有332个存储单元串联。三、堆叠制造工艺全景拆解3.1 薄膜沉积交替堆叠Sacrificial/Active Layer3D NAND的制造本质上是做千层蛋糕在衬底上交替沉积牺牲层SiN后续被替换为Word Line和绝缘层SiO₂沉积数百层后形成蛋糕坯蚀刻贯穿所有层的Channel Hole将牺牲层替换为金属字线Replace Gate工艺对于300层堆叠这意味着需要沉积超过600层薄膜每层Cell需1层牺牲层1层绝缘层总堆叠高度可达5-7μm。薄膜沉积关键参数300层级别 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 参数 典型值 挑战 ─────────────────────────────────────────────────────── 单层厚度均匀性 ±2% 300层 顶层vs底层差异累积 总堆叠高度 5~7 μm 深宽比控制 沉积方式 LPCVD / PECVD 台阶覆盖性要求极高 单片产能 60~80片/batch 炉管式耗时6-12h ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━3.2 深孔蚀刻Deep Hole Etching最关键的瓶颈工序Channel Hole的蚀刻是3D NAND最核心、最高难度的工艺步骤。要求在一个57μm深的深孔中蚀刻出直径仅5080nm的垂直圆柱孔且上下直径偏差必须控制在**5%**。深孔蚀刻关键指标 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 指标 200层 300层 400层 ──────────────────────────────────────────────────────────── 蚀刻深度 ~3.5μm ~5.5μm ~7μm 孔径 ~60nm ~55nm ~50nm 深宽比(AR) ~58:1 ~100:1 ~140:1 上下孔径偏差 3% 5% 8%(目标) 蚀刻时间 ~60s ~120s ~180s ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━当深宽比Aspect Ratio, AR超过100:1后传统的单步蚀刻已经无法保证孔底部和顶部的一致性。业界采用多重蚀刻实时终点检测的方式分段控制蚀刻形貌。SK海力士V10375层据报道就是因为Channel Hole蚀刻的良率挑战将原定400层调整为375层。3.3 Replace Gate工艺从牺牲层到字线的转换蚀刻完Channel Hole并填充多晶硅后需要将SiN牺牲层替换为金属字线湿法蚀刻去除所有SiN牺牲层留下中空的间隙通过CVD沉积金属传统为钨W新一代为钼Mo填充间隙形成最终的字线结构这个工艺的关键挑战数百层薄膜需要同时、均匀地被替换为金属任何一层的不完整替换都会导致该层Cell失效。四、堆叠层数演进与各厂商路线图2026最新4.1 六大NAND厂商当前量产代际总览2026年FMSFuture of Memory and Storage大会8月初上各大厂商密集披露了下一代产品路线图2026年各厂商3D NAND代际对比截至2026年8月 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 厂商 当前量产代 层数 下一代 层数 密度(Gb/mm²) 接口速率 架构亮点 ────────────────────────────────────────────────────────────────────────────────────────── Samsung V9 ~286 V10 BV 400(~430) ~28 5600 MT/s 首次Bonding架构 SK hynix 4D V9 321 V10 375 ~20 TBD 首导入Mo材料 Kioxia/SanDisc BiCS8 218 BiCS10 332 29(TLC) 4800 MT/s CBA架构SCA协议 (QLC:37) Micron G9 276 G10 TBD ~21 3600 MT/s Confined SN技术 YMTC Gen3/Xt3.0 232 Gen4 300 20 TBD Xtacking 3.0 ──────────────────────────────────────────────────────────────────────────────────────────数据来源各厂商FMS 2026官方新闻稿、TrendForce 2026年8月报告、Tom’s Hardware 2026年7月报道。4.2 三星V10 BV-NAND400层Bonding架构三星V10是业界首款量产的400层3D NAND核心变革Bonding架构Cell Array和Peripheral Circuit分别在两块Wafer上制造然后通过Hybrid Copper BondingHCB精确对准键合密度比V9286层提升**约58%**达到28 Gb/mm²接口速率达5600 MT/sToggle DDR 5.02026年H2量产三星的实验更令人瞩目通过Cell Multi-BondingCMB技术将两片450层Wafer键合在实验室中实现了900层的堆叠朝1000层目标迈进。4.3 SK海力士V10375层钼材料革命SK海力士V10原计划400层因Channel Hole蚀刻挑战调整为375层但引入了一个重大材料变革将部分Word Line从钨W替换为钼MoW vs Mo 作为Word Line金属的对比 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 特性 钨(W) 钼(Mo) ────────────────────────────────────────────────────────────── 电阻率(体材料) 5.6 μΩ·cm 5.3 μΩ·cm 纳米线电阻(50nm) 显著增大(表面散射) 增大较缓(更优尺寸缩放) 阻挡层需求 需要Blocking Liner 可直接沉积,无需阻挡层 沉积方式 PVD/CVD CVD(需特殊前驱物加热) 每层厚度贡献 含阻挡层,较厚 无阻挡层,更薄 量产状态 成熟 2026年底导入(SK hynix) ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━Mo的两个核心优势更低的有效电阻在超窄线宽下Mo的电阻缩放特性优于W信号传输更快无需阻挡层W需要额外的Blocking Liner每层增加~2-3nmMo可直接沉积在375层场景下累计节省数百nm的有效空间设备方面SK海力士选择了TEL东京电子的炉管式CVD设备可一次处理~100片Wafer在成本和产能上优于Lam Research的晶圆级方案。4.4 Kioxia/Sandisk BiCS10332层CBA架构Kioxia/Sandisk的BiCS10虽然层数只有332层但在面密度上反超所有竞争对手TLC版本面密度29 Gb/mm²QLC版本面密度37 Gb/mm²2026年8月FMS披露的第10代QLC技术接口速率4800 MT/sToggle DDR 6.0 SCA协议QLC版本业界首次达到该速率Read Latency降低 ~10%通过优化非选择字线电压管理策略Read能耗降低25%从100mJ/GB降至75mJ/GB核心洞察层数不是唯一指标。Kioxia用332层实现了超过Samsung 400层的密度证明了CBA架构Cell尺寸缩放的路线同样有效。五、晶圆键合Wafer Bonding突破单Wafer层数极限的关键技术当堆叠层数超过300层后单片Wafer的工艺窗口急剧收窄。业界开始引入Wafer Bonding技术来突破极限。5.1 三种主流键合方案对比三种Wafer Bonding方案对比 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 方案 Samsung CMB Kioxia CBA SK hynix V10 ────────────────────────────────────────────────────────────────────────────── 全称 Cell Multi-Bonding CMOS directly Bonded Cell-to-Cell to Array Bonding 键合对象 Cell Array ↔ Cell Array Cell Array ↔ Peri. Cell Array ↔ Cell Array 目的 突破单层Wafer堆叠极限 分离Cell与Peripheral 375层量产 量产状态 实验阶段(900层验证) 量产中(BiCS8起) 2026年底量产 代表性 两片450层→900层 一块做Cell,一块做CMOS 两块321层级Wafer 键合 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━5.2 Samsung Cell Multi-BondingCMB三星的实验性方案将两片各450层的Cell Array Wafer键合实现900层总堆叠。这是Cell-to-Cell Bonding两片Wafer都包含存储单元。实验验证已展示正常存储特性距离量产仍有较大距离对准精度、良率、热应力等挑战战略意义验证了Wafer Bonding用于突破层数极限的可行性5.3 Kioxia CBACMOS directly Bonded to ArrayKioxia的方案更加务实将Cell Array Wafer和CMOS Peripheral Wafer分别制造、分别优化然后键合。传统架构 vs CBA架构 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 传统架构Monolithic CBA架构 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ ┌─────────────────────┐ ┌───Cell Array Wafer───┐ │ Cell Array │ │ 332层 存储单元阵列 │ │ (332层) │ ├───────────────────────┤ │ │ ──→ │ 键合界面 (Cu-Cu) │ │ Peripheral │ ├───Peri. Wafer────────┤ │ (逻辑电路) │ │ CMOS外围电路(优化节点)│ │ │ └───────────────────────┘ │ 同一块Wafer │ └─────────────────────┘ Cell和Peripheral共享 Cell和Peripheral分别优化 工艺节点,互相制约 各自使用最优工艺节点 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━CBA的优势Cell Array可以使用高压工艺优化NAND需要高电压读写Peripheral可以使用先进逻辑节点优化更快、更低功耗两者不再互相牵制各自良率独立可控六、材料变革为什么从钨换到钼这是2026年3D NAND领域最重要的材料工程变革值得单独展开。根本原因随着堆叠层数增加Word Line的宽度不断缩小因为总堆叠高度有限每层分到的厚度越来越小而钨在纳米尺度下的电阻会急剧增加金属纳米线电阻缩放模型 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 线宽(nm) W电阻率(μΩ·cm) Mo电阻率(μΩ·cm) Mo/W比值 ──────────────────────────────────────────────────────── 100 ~6.0 ~5.5 0.92 50 ~9.5 ~6.2 0.65 30 ~15.0 ~7.0 0.47 20 ~25.0 ~8.5 0.34 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━当线宽缩小到30nm以下时Mo的有效电阻率仅为W的不到一半。这是因为W的表面散射效应Surface Scattering更严重——W的电子平均自由程较短当线宽接近平均自由程时电阻急剧上升。此外Mo的无阻挡层沉积在375层场景中意义巨大阻挡层节省计算 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 参数 数值 ──────────────────────────────────────── 每层W阻挡层厚度 ~2.5nm 375层总节省 375 × 2.5nm × 2(上下) 1875nm ≈ 1.9μm 等效额外可用层数(按5nm/层) ~375层 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━注上述为简化计算实际工程中Mo替代W并非全部层都替换且节省的空间用于优化Cell设计而非直接增加层数。七、堆叠的物理极限在哪里3D NAND堆叠极限挑战 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 挑战维度 物理/工程限制 当前状态 ──────────────────────────────────────────────────────────────────────── 深孔蚀刻AR极限 AR150:1时蚀刻均匀性急剧恶化 332层AR~100:1,可行 400层AR~140:1,极限区域 薄膜应力累积 600层薄膜的应力累积导致Wafer翘曲 需要应力工程补偿 Word Line RC延迟 300层串联的RC延迟限制读取速度 通过Mo材料分级读取缓解 热管理 高层数导致散热路径变长 SSD控制器需配合热管理 Wafer键合对准 多Wafer键合的套刻精度要求10nm 三星900层已验证可行性 成本 层数翻倍≈制造成本增加60-80% 需平衡密度vs成本 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━────────────────────────────────────────业界共识短期2026-2028400~600层通过单Wafer材料优化Mo改进蚀刻实现中期2028-2030600~1000层需要Wafer Bonding技术成熟长期20301000层以上可能需要全新的Cell架构如CXL存储、新型存储材料八、3D NAND堆叠对SSD产品的实际影响3D NAND堆叠技术最终会传导到SSD终端产品堆叠层数对SSD产品的传导链路 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 堆叠层数 ↑ │ ├→ 单Die容量 ↑同Die更多层 更大容量 │ └→ 单颗SSD容量 ↑16Die × 2TB/Die 32TB单盘 │ ├→ 面密度 ↑同面积更多bit │ └→ $/GB成本 ↓同等产能产出更多容量 │ ├→ 接口速率 ↑新一代配套更快Toggle DDR │ └→ SSD顺序带宽 ↑配合NVMe/PCIe5.0 │ └→ 读取延迟优化新读取方案 └→ 读密集型负载AI推理/KV Cache性能 ↑ ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━2026年已上市或即将上市的代表性产品产品NAND代际容量接口顺序读上市时间Samsung PM9E6V10 (400)最高30.72TBPCIe 6.0~14GB/s2026H2SK hynix PE6200V10 (375L)最高61.44TBPCIe 5.0~14GB/s2027H1Kioxia CM7BiCS10 (332L)最高30.72TBPCIe 6.0~14GB/s2027九、当日知识点小结知识点核心内容3D NAND诞生原因平面缩微在20nm节点遭遇干扰、保持力、蚀蚀三大瓶颈Cell结构Charge TrapSiN陷阱层取代Floating Gate更适合3D堆叠核心工艺薄膜沉积→深孔蚀刻→Replace Gate深孔蚀刻AR是最大瓶颈2026量产最高层数Samsung V10 400层Bonding架构SK hynix V10 375层Mo材料面密度最高Kioxia BiCS10 332层 TLC 29Gb/mm²QLC 37Gb/mm²Wafer BondingSamsung CMBCell-Cell实验900层Kioxia CBACell-Peri量产材料变革Mo替代W电阻更低、无需阻挡层、更高堆叠密度堆叠极限短期400-600层中期600-1000层需Bonding长期需新架构十、思考题Q1Kioxia BiCS10只有332层面密度却超过Samsung V10的400层。从Cell结构和架构设计角度分析Kioxia是如何做到以少胜多的提示关注CBA架构对Cell面积的影响。Q2钼Mo替代钨W作为Word Line金属除了电阻优势和免阻挡层优势外你认为可能引入哪些新的工艺风险提示Mo前驱物在常温下是固态需要特殊加热设备。Q3Samsung在实验室实现了900层两片450层Wafer键合但从实验到量产还有多远请从对准精度、热应力管理、良率模型三个角度分析工程化挑战。️ 推荐标签3D NAND堆叠技术固态硬盘SSDNAND闪存晶圆键合Samsung V10存储技术SK hynix深孔蚀刻作者持续更新中关注获取每日SSD硬核知识