verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit4”---Combinational circuit4
1、题目2、分析观察输入输出,寻找输出为1时对应的输入,发现但凡c和d其中一个为1,输出就为13、代码module top_module (input a,input b,input c,input d,output q );//assign q c|b; // Fix meendmodule4、结果
2026/8/11 11:22:13