文章目录
- 前言
- 一、实验原理
- 二、实验过程
- 三、实验结果
- 参考文献
前言
进行 verilog FPGA 实验
一、实验原理
二、实验过程
三、实验结果
- 代码
module mux21(input s,input a,input b,output reg y);
always@(s or a or b)
beginif (~s) beginy<=a;end else beginy<=b;endend
endmodule`timescale 1ns/1ns
module mux21_tst();
reg s;
reg a;
reg b;
wire y;
parameter PERIOD1 = 2;
parameter PERIOD2 = 50;
initial begin
s=1'b0;a=1'b0;b=1'b0;
#(PERIOD2*20) s=1'b0;
#(PERIOD2*20) s=1'b1;
//#(PERIOD2*1600) $stop;
end
always begin
#(PERIOD1/2) a= ~a;
end
always begin
#(PERIOD2/2) b= ~b;
end
mux21 u1(.s(s),.a(a),.b(b),.y(y));
endmodule参考文献
[1]
