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前言
本期介绍第三个Xilinx FPGA跨时钟域原语XPM_CDC_SYNC_RST
一、Introduction
这个宏将复位信号同步到目标时钟域。与XPM_CDC_ASYNC_RST宏不同，生成的输出将同步地对目标时钟域进行断言和取消断言。
为了正常工作，输入数据必须由目标时钟采样两次或两次以上。您可以定义同步器中使用的寄存器阶段的数量以及配置后这些寄存器的初始值。您还可以启用模拟功能来生成消息，报告任何可能的宏误用
二、使用方法
xpm_cdc_sync_rst #(.DEST_SYNC_FF(4), // 用于同步目标时钟域中信号的寄存器级数。.INIT(1), // 将同步寄存器初始化 .INIT_SYNC_FF(0), // DECIMAL; 0=disable simulation init values, 1=enable simulation init values.SIM_ASSERT_CHK(0) // DECIMAL; 0=disable simulation messages, 1=enable simulation messages)xpm_cdc_sync_rst_inst (.dest_rst(dest_rst ),.dest_clk(dest_clk ), .src_rst ( src_rst ) ); 
三、仿真
module TB();reg clk1 ;reg clk2 ;reg rst ;reg rst_r = 1 ;wire dest_rst ;initial beginclk1= 1;clk2= 1;rst = 1;#200rst = 0;#800rst = 1; endalways #5 clk1 = ~clk1;always #10 clk2 = ~clk2;always@(posedge clk2) rst_r <= rst ;xpm_test t1(
. dest_clk ( clk1 ),
. src_rst ( rst_r ),
. dest_rst ( dest_rst )); endmodulemodule xpm_test(
input dest_clk ,
input src_rst ,
output dest_rst ); xpm_cdc_sync_rst #(.DEST_SYNC_FF(4), // 用于同步目标时钟域中信号的寄存器级数。.INIT(1), // 将同步寄存器初始化 .INIT_SYNC_FF(0), // DECIMAL; 0=disable simulation init values, 1=enable simulation init values.SIM_ASSERT_CHK(0) // DECIMAL; 0=disable simulation messages, 1=enable simulation messages)xpm_cdc_sync_rst_inst (.dest_rst(dest_rst ),.dest_clk(dest_clk ), .src_rst ( src_rst ) ); endmodule
总结
注意XPM_CDC_ASYNC_RST与XPM_CDC_SYNC_RST的区别。
