当前位置: 首页> 科技> 名企 > 如何自建商城和电商平台_松滋网络推广_微信公众号推广_网站免费发布与推广

如何自建商城和电商平台_松滋网络推广_微信公众号推广_网站免费发布与推广

时间:2025/7/13 16:42:18来源:https://blog.csdn.net/weixin_38368252/article/details/142856092 浏览次数:0次
如何自建商城和电商平台_松滋网络推广_微信公众号推广_网站免费发布与推广

nLint命令说明

可通过nLint -help获取该页面

Usage nLint: [general options]  {[GUI mode options] | [batch mode options]} [simulator options] ...用法:【通用选项】 GUI 模式 | 命令行模式 【仿真选项】【通用选项】-h :打印该信息-nologo :压缩nLint启动界面的logo-logdir 《logDirectory》 :定义log目录的位置-logfile 《logFile》:定义log目录/文件的位置-ssr 《session_file》:加载一个nLint进程-rcFile 《rc_file》:定义nLint.rc配置文件-opt 《filename》:使用该命令写入更多选项-verilog:定义导入design使用verilog语言格式-95:支持verilog IEEE 1364-1995标准-2001:支持Verilog IEEE 1364-2001标准-sv:支持SystemVerilog IEEE 1364-2005标准-ssy:在library目录中不自动打lib的标签-ssv:在library文件中不自动打lib的标签-ssz:忽略 `celldefine 编译指示-top 《top_module》:导入design后,设定top module-lib 《lib_name》:指定lib-vericom 《on|off>》 :指定编译design到lib,默认off-comment_transoff_regions:忽略“synopsys translate_off”到“synopsys translate_on”之间的代码-readonly 《on|off》:是否打开design只读模式,默认off-rdb 《DBdirectory》:加载DB并保存check结果到DB目录。-wdb 《DBdirectory》:保存DB-vf 《format_string》:定义输出信息的格式-beauty:输出文件自动换行-fullname:在输出信息中显示全名称-detail:显示详细信息-no_syntax:忽略编译错误-out_filter 《on|off》:指定是否输出filter违例到输出文件,默认OFF-save_filter_result 《file》:保存filter违例到指定文件-out_obsolete 《on|off》:是否输出过时违例到输出文件,默认OFF-save_obsolete_violations 《on|off》:是否保存过时违例,默认ON-filter 《file》:指定filter设置文件-lineMapping 《on|off》:报告映射文件和行,仅对verilog 2001生效,默认OFF-clk_export_reg:当输出clock域时,打印register信息,默认OFF-rs 《rs_files》:指定rule设置文件,仅对"*.rs"可以使用-active_group 《top_group》:指定top_group激活top_group-nors install:home:current:不合并指定的rule设置文件-drm:不合并rule设置文件,仅生效最后一个rule文件-er 《filename》:指定输出文件,包含Rule Organizer's打开的rule-sev_map level《X》=《severity_string》:为警告等级指定字符串-lintTop 《entry_scope》:指定开始lint检查的top-sm 《module_name》:压缩指定的module-smr 《module_name》:递归压缩指定的module-bb 《module_name》:设置module为macro cells-bs 《file_name》:设置一个file的所有module为macro cells-df 《file_name》:设置一个list的file中所有module为macro cells-df 《file_name》:设置一个不检查的source file-uf 《file_name》:设置一个list的files,不检查-r 《rules》:设置不检查的rule,会覆盖Novas 配置+r 《rules》:设置检查的rule,会覆盖Novas配置-pr 《rules》:设置不检查的rule,Novas会覆盖该设置+pr 《rules》:设置检查的rule,Novas会覆盖该设置-ignore_pragma:忽略Novas在source code的设置-no_textdoc:指定不检查所有textDoc规则-wn 《warn_num》:设置最大warning数量-pwn 《warn_num》:设置每个rule的最大warning数量-max_compile_error 《error_num》:指定允许nLint编译的最大error数量-maxseverity 《severity_str|level_num》:指定要报告的警告的最大严重程度-minseverity 《severity_str|level_num》:指定要报告的警告的最小严重程度-ignore_initial :忽略initial块-lint_cell_lib:转到lint库文件-libcellas 【hier|macrocell|comb】:将lib cell看做层级模式or 黑盒or复杂逻辑,默认层级模式-TabStopValue 《value》:定义tab键的字符个数,默认4-check_parameterized_modules 《on|off》:是否检查参数module,默认OFF-actualwidth:检查宽度规则时,对于没有指定大小的常量,忽略前导零,默认ON-actualwidth_off:关闭上述功能-vs 《port_name》=《value》:指定接口传播值-partition_top:指定只有顶部模块是分区-partition_module:指定所有module是一个分区-partition 《scope》:指定分区是指定范围内的实例-power_def 《symbol》:指定预定义的电源符号-ground_def 《symbol》:指定预定义的地符号-power_def_off 《symbol》:关闭指定预定义的电源符号-ground_def_off 《symbol》:关闭指定预定义的地符号-power_file 《symbolfile》:指定用户定义的电源符号-ground_file 《symbolfile》:指定用户定义的地符号-pass_through_assignment 《on|off》:检查DFT规则时,是否穿越赋值逻辑,默认ON-pass_through_buffer 《on|off》:检查DFT规则时,是否穿越buffer,默认ON-pass_through_inverter 《on|off》:检查DFT规则时,是否穿越反相器,默认ON-pass_through_GATECLK 《on|off》:检查DFT规则时,是否穿越GATECLK,默认ON-scan_in_prefix 《prefix》:指定不检查用户定义输入的特定前缀信号,用于DFT-scan_in_suffix 《suffix》:指定不检查用户定义输入的特定后缀信号,用于DFT-scan_out_prefix 《prefix》:指定不检查用户定义输出的特定前缀信号,用于DFT-scan_out_suffix 《suffix》:指定不检查用户定义输出的特定后缀信号,用于DFT-scan_clock_prefix 《prefix》:指定不检查用户定义时钟的特定前缀信号,用于DFT-scan_clock_suffix 《suffix》:指定不检查用户定义时钟的特定后缀信号,用于DFT-we_mem 《memory_enable_name》=《value》:设置memory的W/E信号-rtl_level 《n》:n是默认RTL的层级,默认10-rtl_muxlatch 《on|off》:打开/关闭mux style latch,默认OFF-rtl_fsm 《on|off》:打开/关闭fsm提取,默认ON-rtl_expand 《on|off》:打开/关闭generate block,默认ON-ex_clk:设置提取时钟域-vclk_source 《vclk_source》:设置一个虚拟时钟source name-clk_source 《signal》+VS_《name》:指定时钟源信号或虚拟时钟源下的时钟源信号-gen_clk_source NM_name+m/d《n》+p《n》+MA_master+PS_《pin/signal》:指定generated clock source-clk_uncern 《signal》:针对clk域提取,设置不关心的信号-uncern_cellport 《cell:fromPort:toPort》:针对clk域提取,设置不关心的cellport-uncern_instport 《instance:fromPort:toPort》:针对clk域提取,设置不关心的例化port-gated_clk_cell 《cell.port》:指定gated clk设置-use_polarity 《on|off》:分析时钟极性信息,默认ON-pass_gated_clk 《on|off》:针对clk域提取,穿越gated clock,默认ON-ignore_cell 《cell》:在clock path中忽略latch/register cells-clk_lasr 《on|off》:指定在时钟域提取中是否将latch视为寄存器,默认ON-clk_masr 《on|off》:指定在时钟域提取中是否将memory视为寄存器,默认ON-treat_latch_enable_as_control 《on|off》:指定是否将“latch enable”视为控制信号,默认OFF-udr 《udr_directory》:指定用户定义rule directory-udronly :指定只检查用户rules-noudr:指定不检查用户rules-cts 《cts_file》:指定cts file name-cts_spt 《sdc_separator》:指定cts分隔符-cts_top 《sdc_top》:指定cts top-clock_gen_module 《clock_generator_module》:对于22052(rule),指定clk 生成模块-reset_gen_module 《reset_generator_module》:对于22052(rule),指定rst 生成模块
关键字:如何自建商城和电商平台_松滋网络推广_微信公众号推广_网站免费发布与推广

版权声明:

本网仅为发布的内容提供存储空间,不对发表、转载的内容提供任何形式的保证。凡本网注明“来源:XXX网络”的作品,均转载自其它媒体,著作权归作者所有,商业转载请联系作者获得授权,非商业转载请注明出处。

我们尊重并感谢每一位作者,均已注明文章来源和作者。如因作品内容、版权或其它问题,请及时与我们联系,联系邮箱:809451989@qq.com,投稿邮箱:809451989@qq.com

责任编辑: