ZYNQ PL侧通过AXI4接口向DDR写数据：协议解析与DMA方案详解

之前好几个玩ZYNQ的朋友问过我同一个问题FPGA这边的逻辑到底怎么才能把数据写进DDR里看似一句话背后牵扯的其实是ZYNQ最核心的PS/PL协作机制——PL侧通过AXI4接口发起写传输把数据直接送到PS侧的内存地址空间。这个操作是很多后续项目的地基比如高速数据采集、图像缓存、软件无线电本质都是“先把数据搬进内存再让ARM去处理”。这篇文章就围绕“通过AXI4接口向内存中写入数据”这个点把协议概念、方案选型、硬件搭建到软件验证完整捋一遍。内容定位是入门实操向适合刚接触ZYNQ、准备做数据通路类开发的朋友不需要你有多深的FPGA功底但最好对Vivado和C语言有个基本印象。1. 先想清楚为什么非要用AXI4写内存新手最容易犯的错就是一上来就打开Vivado开始连线结果连完了也不知道自己在干什么。硬件开发和软件不一样软件写错了还能断点调试硬件布线一旦理解错了排查起来非常痛苦。所以先花十几分钟把底层的设计意图搞清楚后面能省一整天的调试时间。1.1 ZYNQ的PS和PL到底怎么分工的ZYNQ之所以叫“异构SoC”是因为它把两套完全不同性格的处理器做在了一个芯片里。PSProcessing System是硬核的ARM Cortex-A9双核处理器它跑的是Linux或者裸机程序擅长做流程控制、协议解析、复杂算法这些“动脑子”的事PLProgrammable Logic是FPGA可编程逻辑它擅长做并行数据处理、时序严格的接口控制这类“跑体力”的事。举个生活化的例子PS是一个项目的负责人逻辑思路清晰但一次只能处理几件事PL是一整条流水线上的工人单个工人干的事很简单但几千个工人同时动手吞吐量是负责人完全比不上的。业务场景里通常PL负责高速采数据比如ADC采样、摄像头图像、网络包PS负责把数据存起来、分析、显示或者打包上传。那数据从PL怎么到PS呢就是通过AXI总线。ZYNQ里PS和PL之间的数据通路叫AXI互连AXI Interconnect它就像是两个车间之间的传送带把PL侧产生的数据源源不断地送进PS控制的内存里。了解这个分工之后你就会明白所谓“通过AXI4接口向内存中写入数据”本质上做的事情是让PL当生产者PS的内存当仓库AXI总线当输送管道。管道的带宽和协议能不能压得住数据速率决定了整个系统能跑多快。1.2 AXI4协议家族三种接口别搞混AXI4全称是Advanced eXtensible Interface 4属于ARM公司的AMBA协议族。很多人第一次接触会懵因为AXI4不是一个接口而是三个长得不一样但名字很像的兄弟接口类型特点典型用途数据通道AXI4支持突发Burst传输一次读写一大块连续地址带宽最高高速批量数据搬运比如DMA访问DDR独立读写通道 写响应通道AXI4-Lite不支持突发每次只读写一个地址简单控制面配置寄存器、用户外设的控制状态接口读写通道简化版AXI4-Stream没有地址概念只有数据流连续不断高速数据流比如DMA的stream端、FIFO单一数据通道 握手信号打个比方AXI4是“整卡车送货”一次能搬好几箱货去同一个仓库AXI4-Lite是“骑摩托车单件送”一次只能带一件但胜在轻便灵活AXI4-Stream是“流水线传送带”货物次序不能乱、没有地址标识只管送。在“写内存”这个场景里实际硬件上往往是一条AXI4数据通路配上几条AXI4-Lite控制通路。CPUPS通过AXI4-Lite去配DMA的寄存器告诉它“从哪搬、搬多少、搬到哪”真正的大流量数据走的是AXI4接口直接通过高性能端口访问DDR。初学者最容易犯的迷糊是把AXI4-Lite当成AXI4来用。项目前期验证时觉得无所谓等数据量上来了才发现带宽完全不够到时候再改硬件工程回到前面删线重连非常折腾。所以一开始就要清楚控制面和数据面分开这是AXI体系的精髓。2. 方案怎么选写内存的三条路“向内存写数据”听起来目标只有一个但工程上实现路径不一样。有的方案适合入门教学有的适合产品验证有的适合复杂项目。我在训练营带学生时发现不少人是被不同的教程带偏的——教A的人说必须自己写AXI Slave教B的人说直接上DMA初学者被绕得晕头转向。这里把三条路线一次说清大家可以根据自己的学习阶段和项目需求对号入座。2.1 AXI GPIO模式最轻量但很鸡肋最早见于各种开发板例程的“跑马灯按键”用的就是AXI GPIO。在Vivado里拖一个AXI GPIO IP把它的输出接到LED上在SDK里往寄存器写个值灯就亮了。这算是最简单的“PS通过AXI4写数据”但写的是寄存器外的引脚状态不是内存。有的教程会把AXI GPIO的写通道挂到大容量BRAM上看起来好像也能“往内存写数据”但这种方式完全没有发挥AXI4的突发优点。GPIO本质是Lite接口一次就搬几个字节速度慢得可怜。它适合演示协议流程不适合任何真实的数据搬运场景。我对新手的建议是可以用GPIO例程理解“PS往地址写数字”这个过程但它不是本题的正解。如果要在“通过AXI4向内存写数据”这个主题上深入GPIO路线可以直接跳过。2.2 自定义AXI从机IP最正统的学习路线Vivado里提供了“Create and Package New IP”功能你可以自己写一个AXI4从机IP。挂到ZYNQ的PS侧后ARM通过对这个IP的寄存器或者Buffer写操作间接把数据送到外部接口或BRAM。这条路线的优点是从头到尾理解了AXI4读写的握手时序AWVALID/AWREADY决定地址通道什么时候可以发送WVALID/WREADY决定数据什么时候送BVALID/BREADY负责响应通道。你要是能自己把单次读写改成INCR突发对AXI4协议的理解就算真正上道了。但这条路线有两个实际问题第一自己写的AXI从机IP性能往往不好看。如果签名的握手逻辑写得不严密时序收敛会很难看burst长度一大就出问题第二耗时太长。从零手搓一个稳定的AXI Slave顺利的话也要两三天还不算排错时间。所以自定义AXI从机IP适合放在第二阶段学习不适合作为项目的起步方案。尤其是纯入门阶段先用工程化方案把整条流程跑通回头再来看协议细节理解会快得多。2.3 AXI DMA模式最常用的工程化方案工程上90%以上的“写内存”场景用的都是AXI DMA。这个IP是厂商提供的一个硬核它在AXI4-Stream接口和AXI4主接口之间搭了一座桥。你只需要在Stream端把数据准备好DMA就会自动按照配置好的地址和长度触发一堆耗时的AXI4突发传输把数据搬进DDR。为什么DMA是首选原因是它的工作方式和人的直觉高度一致。你可以把它看成是一个自动搬运工给他说清楚“货从哪里拿Stream端、送到哪里内存地址、送多少传输长度”他自己就去干了干完了喊一嗓子产生中断告诉你。CPU只需要下指令、等通知剩下的时间可以处理别的事。这一点在高速数据场景里尤其重要。如果用CPU通过GPIO一个字节一个字节地去搬数据速度快不了而且CPU会被完全占用。DMA则可以让数据搬运这件事从CPU的负担里彻底剥离出来。所谓“零拷贝”“并行传输”这些设计思路都建立在DMA这个基础上。对于本项目“通过AXI4接口向内存写入数据”来说我会用AXI DMA或者其最近似的编程模型来演示原因就是它兼具学习价值与工程实用价值。把DMA跑通了以后做千兆以太网、图像采集、PCIe采集卡数据通路部分都是一样的套路。3. 硬件侧完整搭建Vivado实操很多教程喜欢从零开始画IP——但我建议第一遍直接走Block Design的拖拽流程。先把整条链路在Vivado里搭起来看到AXI互连带出来的地址前缀、DMA的行为仿真再去抠细节。这个“先跑通、再深挖”的顺序是我这几年带项目总结出来最适合新手的学习路径。3.1 PS端基础配置在Vivado里新建Block Design后第一步永远是添加ZYNQ7 Processing System IP然后运行块自动化Block Automation让它把最基本的M_AXI_GP0、DDR、UART等接口自动连好。PS配置里需要特别关注的是DDR型号和UART波特率。DDR型号选不对后面生成bitstream大概率失败UART波特率如果你用的板子默认是115200就填115200。这些参数在板卡的原理图或者官方例程里都能查到填错了后的现象五花八门串口乱码、DDR初始化卡死、Linux起不来很多奇葩问题最后都能追溯到这一步的配置错误。紧接着要打开“PS-PL Configuration”页面把S_AXI_HP0接口或者叫S_AXI_HP0_FPD取决于你用的芯片是哪一代打开。这个接口是PS侧为PL预留的高性能从机端口专门用来接纳PL发来的大批量数据写请求。你可以把它理解成PS仓库的“收货大门”——DMA的数据最终是从这扇门进入的。如果你用的是较新的ZYNQ UltraScale系列这个接口命名可能叫HPC或者HPC_FPD能力更强。但设计思路完全一致都是给PL侧的主设备提供通往DDR的高速通路。这一步千万别漏否则后面你在Block Design里永远找不到一条能连到DDR的主接口通路。3.2 DMA通路搭建与连接检查添加AXI DMA IP双击打开配置界面。第一次接触这个配置页的人容易懵选项并不算多关键是搞懂S2MM和MM2S这两个方向S2MMSecondary to Main MemoryStream端进内存出。这是“写内存”的方向本项目的主角就是它。MM2SMain Memory to Secondary内存读出来Stream端出。这是“读内存”的方向是S2MM的镜像很多项目后面会用到回读验证。DMA IP的几种模式也值得说清楚。大家打开配置界面会看到有两种通道模式一种是两个通道都启用Enable Both Channels另一种是只启用S2MM或者只启用MM2S。如果是入门验证可以先只开S2MM减少变量。Stream端的选择则体现了这个IP设计的高级之处——你可以选择给DMA接一个AXI4-Stream Data FIFO IP也可以直接把用户逻辑的AXI4-Stream接口连过来。对新手最友好的接法是接一个AXI4-Stream Data FIFO然后这个FIFO的数据口直接暴露成FPGA侧的引脚方便在仿真里喂数据也方便后续接真实的高速ADC。连接时DMA的S_AXI_LITE会通过AXI互联自动接到PS的M_AXI_GP0端口这个端口是“CPU访问DMA配置寄存器”的通道。而DMA的M_AXI_S2MM则必须连到PS的S_AXI_HP0端口才能保证高带宽数据通路不被占用CPU那条慢速总线。连线完成后可以顺手做一个检查在Block Design中查看“Address Editor”确认DMA的寄存器地址被分配在0x40000000段的某段地址空间而S_AXI_HP0对应的DDR地址空间以0x00100000开头基地址取决于DDR配置。只要看到这两个地址空间已经正确划分DMA通路就基本完整了。3.3 地址分配与综合实现地址分配这块儿要专门提一下。Block Design里每个AXI Slave设备都会映射到一段地址空间。DMA的寄存器空间一般默认给0x40000000长度是0x1000064KB左右。不要手动改这个地址——让它自动分配除非你明确知道自己在干什么。改乱了之后C代码里访问寄存器全是总线错误排查一夜都很正常。综合、实现和生成bitstream是标准流程有几个参数在综合前建议就设好综合策略Strategy选默认即可不要为了追求速度乱开优化。如果工程里用到了中断必须把Interrupt引脚连接到PS的PL-PS中断端口IRQ_F2P后续在软件里才能收到DMA完成的信号。等bitstream生成完成后在Vivado里选择“File - Export Hardware”务必勾选“Include bitstream”这样Vitis才能获得完整的硬件配置。很多人跑到这一步才发现忘了勾选bitstream导致后面的软件工程缺少PL配置文件启动时程序直接崩在“load bitstream”这一步。硬件阶段到这里基本收工。有些人习惯在Vivado里跑一下行为仿真看看DMA的状态机是否跳转正常。我不反对仿真但确实不建议新手第一次就把时间耗在搭建Testbench上。DMA这个IP是经过大量验证的成熟部件真正容易出bug的往往在缓存一致性和软件配置上把时间留给后面更值得。4. 软件侧驱动与验证Vitis实操硬件平台的搭建只是完成了一半。数据能否真正写进内存最终还是要看软件这一侧对DMA的配置是否足够严密。这一段是整篇文章最容易翻车的地方尤其是缓存一致性问题——99%的入门者会在同样的位置卡住。我按实际调试的顺序来写方便你边看边跟着敲。4.1 缓存一致性问题90%的坑在这在ARM处理器里CPU读数据不会直接读DDR而是先看Cache里有没有这份数据的副本写数据也不是立刻写回DDR而是先写进Cache等合适的时机再刷到内存。这套机制对软件透明且高效但对DMA来说就是个威胁。场景是这样的DMA把数据从Stream端写到了DDR指定地址。与此同时CPU打算读这个地址的数据。如果CPU的Cache里因为之前的操作残留了这个地址的旧数据CPU会直接返回Cache里的旧值而不是去DDR拿DMA刚写的新值。于是明明DMA传输成功了程序读出来的数据却全是老数据或者0。另一个方向的问题同样危险CPU先在内存里写好了要发送的数据DMA还没来得及把数据从内存搬到Stream端去处理器自己的Cache就以为“数据已经写好了”而实际DDR里还是旧数据DMA搬走的自然也是旧数据。解决这个问题有两条路第一在每次DMA传输前对缓冲区调用缓存失效函数比如Xil_DCacheInvalidateRange传输完成后再次调用确保CPU看到的是DMA写入后的最新数据发送前则调用缓存刷新函数Xil_DCacheFlushRange确保DDR里的数据是最新的。第二配置DMA缓冲区为不可缓存区域。在Vitis的链接器脚本或内存映射里把DMA用的缓冲区放在非Cache属性的内存段。这样CPU和DMA都直接访问DDR没有一致性风险但性能会略降。在裸机环境下我一般用第一种方法简单直接还不用动链接脚本。这是我个人强烈建议每个新手都亲手踩一遍的环节。等哪天你发现“DMA明明传完了读出来全零”又找不到原因时你就会瞬间理解为什么所有ZYNQ教程都在反复强调Cache问题。4.2 描述符链路初始化AXI DMA的另一个“劝退”点是描述符机制。严格来说AXI DMA用的是一个“描述符链Descriptor Chain”结构。每个描述符里存着一段传输的信息源地址、目标地址、长度、控制位、下一个描述符的指针。DMA会沿着这条链一个接一个地执行传输全部完成后发出中断。听起来很复杂但幸运的是Xilinx提供的驱动库已经把描述符的构建细节封装好了。在Vitis里使用DMA的基本套路非常固定第一步定义一个传输缓冲区。只能用地址不能用指针取值。缓冲区的大小要按照最大传输长度预留好并且建议做地址对齐后面细说。一般情况下申请一段连续物理内存用Xil_DCacheFlushRange先把数据刷到DDR。第二步在C代码里调用XAxiDma_SetupTransferComplete、XAxiDma_SetupClock等初始化接口裸机环境下用的多是XAxiDma_CfgInitialize和XAxiDma_Transfer相关的宏封装。有些教程会绕开驱动直接改寄存器我不推荐新手这样做。封装好的驱动经过了大量测试踩坑成本低得多。第三步启动S2MM传输。核心是向DMA的S2MM描述符写入内容目标地址就是你要写入的内存地址长度是你要搬到内存的字节数。然后把描述符交给DMA引擎告诉它“开始干活”。工程最简单的情况下其实不需要自己写一堆描述符。Xilinx的驱动允许你执行一次简单的“非链式传输”也就是只提交一个描述符。这种情况下只需要发送一次请求DMA执行完就停下中断标志位置位。这对于验证功能来说完全够用也大幅降低了入门难度。4.3 发起写内存传输与数据校验下面给一段可参考的裸机伪代码用来发起一次S2MM写内存传输。你可以在Vitis里新建一个空的应用工程把这段代码的骨架抄进去改一改#include xaxidma.h #include xparameters.h #include xil_cache.h #define DMA_DEV_ID XPAR_AXIDMA_0_DEVICE_ID #define TX_BUFFER_BASE XPAR_AXI_DMA_0_BASEADDR ... // 实际取你分配的缓冲 #define BUFFER_SIZE 1024 static XAxiDma AxiDmaInstance; int dma_s2mm_init(void) { XAxiDma_Config *CfgPtr; int Status; CfgPtr XAxiDma_LookupConfig(DMA_DEV_ID); if (!CfgPtr) return XST_FAILURE; Status XAxiDma_CfgInitialize(AxiDmaInstance, CfgPtr); if (Status ! XST_SUCCESS) return XST_FAILURE; // 关掉中断只做简单轮询演示 XAxiDma_IntrDisable(AxiDmaInstance, XAXIDMA_IRQ_ALL_MASK, XAXIDMA_DEVICE_TO_DMA); return XST_SUCCESS; } int dma_s2mm_write(u32 DestAddr, u32 ByteLen) { // 确保目标读到的内存是最新的先失效Cache Xil_DCacheInvalidateRange(DestAddr, ByteLen); // 提交S2MM传输请求 int Status XAxiDma_SimpleTransfer(AxiDmaInstance, DestAddr, ByteLen, XAXIDMA_DEVICE_TO_DMA); if (Status ! XST_SUCCESS) return XST_FAILURE; // 等待传输完成的标志轮询方式 while (XAxiDma_Busy(AxiDmaInstance, XAXIDMA_DEVICE_TO_DMA)) { // 可以加超时保护 } return XST_SUCCESS; }伪代码省略了头文件细节和具体寄存器地址因为每个人的工程生成的地址都不一样大家要以Vitis中平台生成的xparameters.h为准。关于缓冲区地址必须强调一个问题DMA要求地址对齐一般要求按4字节对齐有的平台还要求更大粒度对齐。如果你把一个未对齐的指针传给DMA会发生“莫名奇妙的崩溃”现象是程序跑飞或者总线错误。实际工程里我有个习惯缓冲区定义要么用静态全局数组要么从DDR里按Page分配内存避免用堆上随便malloc出来的地址因为malloc的地址往往不够对齐。传输完成之后的数据校验也别偷懒。开发板上验证数据最简单的办法是先在PL里固定一个模式比如计数0x00-0xFF循环DMA写进DDR后CPU读出来打印前几个值看是不是和预期一样。如果收到的数据规律是0、1、2、3……一直到255再循环那说明通路是通的如果读出来是乱序、对齐补零或者全零基本都是Cache一致性和地址对齐的问题。5. 踩坑实录与排查手册这一段没有按教程顺序来而是按真实故障排查的路径来写的。因为硬件开发最大的痛点就是看起来什么都是对的结果就是不对。你要是第一次调就遇到下面的问题别慌逐条对照解决。5.1 传输超时与S2MM状态寄存器排错现象一程序卡在等待传输完成的死循环里一直等不到DMA中断或Busy标志清零。优先打开S2MM通道的状态寄存器看Error位是不是被置了。在裸机环境下用XAxiDma_IntrGetIrq或者直读寄存器的方式获取状态位。常见的错误包括Stream端没有有效数据。DMA等数据等到天荒地老。如果是用Data FIFO去查FIFO空满信号的状态如果是外部逻辑用ILA或者Vivado仿真器看AXI4-Stream的TVALID是否拉起。描述符的地址写错了。描述符必须存在DMA能访问到的地址空间里。如果驱动库自动分配了一个地址这个地址又不在有效映射范围内DMA会Bus Error。PS侧中断没使能。如果走的是中断方式PS里Interrupt Controller没配置好DMA干完活谁都没通知软件就一直等。可以先改成轮询模式验证功能再上中断。排查思路一定是“从Stream端往内存方向一级一级查”先查FIFO有没有数再查DMA有没有把数搬进去最后查内存里的值对不对。一次性怀疑所有环节只会让排查变得毫无头绪。工具上我推荐利用Vivado自带的ILA把S2MM的AXI总线和Stream总线的信号挂进来。虽然不是每个工程都方便挂但一旦挂上了问题基本当场就能定位。5.2 数据错位与地址对齐现象二传输完成后缓冲区里的数据和发送的数据“错位”了。比如发的是0x01 0x02 0x03读出来却是0x01000000 0x02000000这样别扭的值。这种情况十有八九是对齐问题。AXI4协议的突发传输要求每次访问的自然对齐尤其当你的Buffer长度不是总线位宽整数倍时数据可能被填充导致下一段数据错位。解决办法第一缓冲区地址严格对齐到32字节或更高第二传输长度尽量设置为总线位宽的整数倍。比如AXI总线位宽是64位8字节传输长度128字节、256字节这类整数值最安全。如果确实要传非对齐长度的数据需要专门处理最后一拍的部分字使能这在入门阶段没必要硬刚工程上可以先把数据在PL里拼接为对齐格式。还有个容易忽略的细节地址对齐指的是DMA要访问的目标内存地址对齐而不是发送端Stream数据的对齐。Stream数据本身是字节流没有对齐的概念。写DDR时DMA硬件会自动处理字节通道。只有当CPU侧的缓冲区地址本身没对齐时才会出现“搬运完数据错卦”的奇葩现象。5.3 复位时序与FIFO满现象三偶发性传输失败一分钟能复现三四次重启又好了看起来“不稳定”。这类问题最烦人因为时有时无。我遇到过的典型原因有两个第一个是复位时序。DMA IP和FIFO IP对复位的要求不太一样。如果整个系统用的是同一个复位信号但DMA侧的释放晚于FIFO侧就会导致第一次传输时FIFO还没就绪数据丢了。Vivado里通常会生成proc_sys_reset IP来统一管理复位它会提供不同阶段的复位输出比如interconnect_reset和peripheral_reset。确保这些复位信号都接到了对应的IP上并且在一个时钟域里能极大减少这种阴影。第二个是FIFO几乎是满的。如果Stream端数据一直打进来DMA还没来得及搬走FIFO就会满满的时候Data FIFO会拉低TVALID或者直接丢弃数据取决于配置。解决方向有两个一是把FIFO深度调大给DMA更多的缓冲二是调整DMA的描述符和中断频率让DMA更快地批量把数据搬走。很多新手把FIFO深度设成16就以为够用后来数据速率上来直接崩就是完全没意识到FIFO深度要和DMA触发的时延C配合考虑。我个人的工程习惯是在DMA的Stream端至少配一个256深度的Data FIFO。另外不要把DMA的S2MM描述符数量设得太少描述符越少、DMA每处理完一段就要停下来等CPU重新下指令停顿时间一长FIFO就满了。如果有条件上描述符链多段传输会好很多S2MM一直忙于处理多个缓冲段停顿窗口大幅缩小。5.4 缓冲区分配与物理内存的意识裸机环境下很多人直接定义一个全局大数组就当作DMA缓冲区用这个思路在简单演示里没问题但在某些平台上这个全局数组的地址可能落在DMA无法访问的区域。ZYNQ的内存空间分好几段0x00100000附近是DDR的线性映射段还有OCM片上内存段以及外设寄存器段。DMA能访问的内存范围不等于CPU能访问的内存范围具体要看硬件有没有把对应的地址空间允许从PL侧访问。查证方法是在Vitis里看xparameters.h中DDR的基地址和偏移从而确认缓冲区是否落在DMA可达的物理窗口内。如果后面你上了Linux要特别注意这个问题。Linux下的普通malloc得到的虚拟地址根本不能直接给DMA用物理地址必须通过DMA API或者其他机制拿到。很多人第一次把bare-metal的Demo搬到Linux发现DMA驱动传着传着就崩了原因就是没有用正确的物理地址映射。这也是为什么很多工程在Linux下会分配dma-coherent或者用CMA内存区。这个坑比较大建议先玩熟裸机再上系统。经验小结这几段踩下来我自己最深的感受是AXI4写内存这个问题本身不难难的是把“硬件设计习惯”和“软件内存意识”焊在一起。硬件上连错一条线Vivado的DRC会提示你但缓存不一致、对齐错误这类问题在纯软件视角下极难发现只能靠对架构细节的理解去主动规避。另一个值得花时间的地方是“动手前先看清通道方向”。S2MM和MM2S两个方向新手经常搞反。有次一个朋友照着别人的工程搭把DMA配置成MM2S模式还在纳闷为什么数据写不进内存——配置错方向是把DMA当成了内存数据输出源。搞清楚方向再动手能排除至少一半的“灵异现象”。这个基础能力掌握了以后往上扩展的内容还有很多。比如给Stream端接上真实的高速ADC做一个示波器前端或者接上视频接口的像素流采集到DDR后交给PS做图像算法也可以换用ZYNQ UltraScale的高带宽HPC端口把传输带宽拉高一个数量级。数据通路一旦通了你的ZYNQ开发就等于打通了任督二脉剩下的很多工作都是在这个通路上做文章。希望这篇文章能帮你少走几段弯路。如果你第一次调试遇到了本文没写到的问题也欢迎把你的现场现象和寄存器状态发在评论区我们一起理一理思路。